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1. 发明授权

US06642749B1 Latching sense amplifier with tri-state output 失效
标题翻译：具有三态输出的锁存读出放大器
公开(公告)号：US06642749B1
公开(公告)日：2003-11-04
申请号：US10256752
申请日：2002-09-27
申请人： Sifang Wu , Steven M. Peterson , Mai T. MacLennan
发明人： Sifang Wu , Steven M. Peterson , Mai T. MacLennan
IPC分类号： G11C706
CPC分类号： G11C7/065
摘要： A tri-state sense amplifier is provided, which includes an enable input, a latch and an output driver. The latch has first and second complementary inputs and first and second complementary latch outputs, which are gated by the enable input. The output driver includes a data output, a pull-up transistor coupled to the data output and having a control terminal coupled to the first latch output, and a pull-down transistor coupled to the data output and having a control terminal coupled to the second latch output.
摘要翻译：提供三态读出放大器，其包括使能输入，锁存器和输出驱动器。锁存器具有第一和第二互补输入以及由使能输入选通的第一和第二互补锁存器输出。输出驱动器包括数据输出，耦合到数据输出的上拉晶体管，并具有耦合到第一锁存器输出的控制端，以及耦合到数据输出的下拉晶体管，并具有耦合到第二锁存器的控制端锁存输出。

2. 发明授权

US5309389A Read-only memory with complementary data lines 失效
标题翻译：具有互补数据线的只读存储器
公开(公告)号：US5309389A
公开(公告)日：1994-05-03
申请号：US112485
申请日：1993-08-27
申请人： Keith W. Golke , Mai T. MacLennan
发明人： Keith W. Golke , Mai T. MacLennan
IPC分类号： G11C5/00 , G11C17/12
CPC分类号： G11C5/005 , G11C17/12
摘要： A plurality of single transistor memory cells arrayed in columns with the memory cells within a column connected to one or the other of precharged first and second output lines. An input line connected to the gate of the single transistor causes the first output line to be pulled to a first voltage when the cell is programmed a "true" and to be pulled to a second voltage when the cell is programmed a "complement". A pair of cross-coupled transistors connected between the first and second output lines of a column cause the second output line to be maintained at the precharged voltage when programmed a "true" and causes the first output line to be maintained at a precharged voltage when programmed a "complement".
摘要翻译：多个单个晶体管存储单元排列成列，其中存储单元位于连接到预充电的第一和第二输出线之一或另一个的列内。连接到单个晶体管的栅极的输入线使得当单元被编程为“真”时将第一输出线拉至第一电压，并且当单元被编程为“补码”时将其拉至第二电压。连接在列的第一和第二输出线之间的一对交叉耦合晶体管使第二输出线在编程为“真”时保持在预充电电压，并且使第一输出线保持在预充电电压，当编程为“补充”。

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