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1. 发明申请

US20090164731A1 SYSTEM AND METHOD FOR OPTIMIZING NEIGHBORING CACHE USAGE IN A MULTIPROCESSOR ENVIRONMENT 有权
标题翻译：在多处理器环境中优化相邻高速缓存的系统和方法
公开(公告)号：US20090164731A1
公开(公告)日：2009-06-25
申请号：US11959652
申请日：2007-12-19
申请人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831
摘要： A method for managing data operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache comprising a plurality of cache lines, each cache line having one of a plurality of coherency states, and each PU coupled to at least another one of the plurality of PUs. A first PU selects a castout cache line of a plurality of cache lines in a first cache of the first PU to be castout of the first cache. The first PU sends a request to a second PU, wherein the second PU is a neighboring PU of the first PU, and the request comprises a first address and first coherency state of the selected castout cache line. The second PU determines whether the first address matches an address of any cache line in the second PU. The second PU sends a response to the first PU based on a coherency state of each of a plurality of cache lines in the second cache and whether there is an address hit. The first PU determines whether to transmit the castout cache line to the second PU based on the response. And, in the event the first PU determines to transmit the castout cache line to the second PU, the first PU transmits the castout cache line to the second PU.
摘要翻译：用于管理数据的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有包括多个高速缓存行的高速缓存，每个高速缓存行具有多个相关性状态之一，以及每个PU耦合到多个PU中的至少另一个。第一PU选择第一PU的第一高速缓存中的多条高速缓存线的转出高速缓存线，以使第一高速缓冲存储器被抛弃。第一PU向第二PU发送请求，其中第二PU是第一PU的相邻PU，并且该请求包括所选择的丢弃高速缓存行的第一地址和第一相关性状态。第二PU确定第一地址是否与第二PU中的任何高速缓存行的地址相匹配。第二PU基于第二高速缓存中的多条高速缓存行中的每一条的一致性状态以及是否存在地址命中，向第一PU发送响应。第一PU确定是否根据该响应将丢弃高速缓存行发送到第二PU。并且，在第一PU确定将丢弃高速缓存行发送到第二PU的情况下，第一PU将丢弃高速缓存行发送到第二PU。

2. 发明授权

US08397029B2 System and method for cache coherency in a multiprocessor system 有权
标题翻译：多处理器系统中高速缓存一致性的系统和方法
公开(公告)号：US08397029B2
公开(公告)日：2013-03-12
申请号：US11959793
申请日：2007-12-19
申请人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
发明人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0813 , G06F12/084
摘要： A method for maintaining cache coherency operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache, and each PU coupled to at least another one of the plurality of PUs. A first PU receives a first data block for storage in a first cache of the first PU. The first PU stores the first data block in the first cache. The first PU assigns a first coherency state and a first tag to the first data block, wherein the first coherency state is one of a plurality of coherency states that indicate whether the first PU has accessed the first data block. The plurality of coherency states further indicate whether, in the event the first PU has not accessed the first data block, the first PU received the first data block from a neighboring PU.
摘要翻译：用于维持高速缓存一致性的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有高速缓存，并且每个PU耦合到多个PU中的至少另一个。第一PU接收用于存储在第一PU的第一高速缓存中的第一数据块。第一个PU将第一个数据块存储在第一个缓存中。第一PU将第一相关性状态和第一标签分配给第一数据块，其中第一相关性状态是指示第一PU是否已经访问了第一数据块的多个相关性状态之一。多个相关性状态还指示在第一PU未访问第一数据块的情况下，第一PU从相邻PU接收到第一数据块。

3. 发明授权

US07818509B2 Combined response cancellation for load command 有权
标题翻译：组合响应取消负载命令
公开(公告)号：US07818509B2
公开(公告)日：2010-10-19
申请号：US11930393
申请日：2007-10-31
申请人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
发明人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0813 , G06F2212/1016 , G06F2212/1028 , Y02D10/13
摘要： A cache coherency technique used in a multi-node symmetric multi-processor system that reduces the number of message phases of a read request from 5 to 4, canceling the combined response phase for read requests in most cases, thereby improving system performance and reducing the overall system power consumption.
摘要翻译：在多节点对称多处理器系统中使用的高速缓存一致性技术，其将读请求的消息阶段的数量从5减少到4，在大多数情况下消除了读请求的组合响应阶段，从而提高系统性能并减少整体系统功耗。

4. 发明申请

US20090113138A1 Combined Response Cancellation for Load Command 有权
标题翻译：加载命令的组合响应取消
公开(公告)号：US20090113138A1
公开(公告)日：2009-04-30
申请号：US11930393
申请日：2007-10-31
申请人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
发明人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/08
CPC分类号： G06F12/0831 , G06F12/0813 , G06F2212/1016 , G06F2212/1028 , Y02D10/13
摘要： A cache coherency technique used in a multi-node symmetric multi-processor system that reduces the number of message phases of a read request from 5 to 4, canceling the combined response phase for read requests in most cases, thereby improving system performance and reducing the overall system power consumption.
摘要翻译：在多节点对称多处理器系统中使用的高速缓存一致性技术，其将读请求的消息阶段的数量从5减少到4，在大多数情况下消除了读请求的组合响应阶段，从而提高系统性能并减少整体系统功耗。

5. 发明授权

US07640414B2 Method and apparatus for forwarding store data to loads in a pipelined processor 有权
标题翻译：将存储数据转发到流水线处理器中的负载的方法和装置
公开(公告)号：US07640414B2
公开(公告)日：2009-12-29
申请号：US11560443
申请日：2006-11-16
申请人： Jason Alan Cox , Kevin Chih Kang Lin , Eric Francis Robinson
发明人： Jason Alan Cox , Kevin Chih Kang Lin , Eric Francis Robinson
IPC分类号： G06F12/00
CPC分类号： G06F9/3834 , G06F12/0802
摘要： Methods, systems, and computer program products for forwarding store data to loads in a pipelined processor are provided. In one implementation, a processor is provided that includes a decoder operable to decode an instruction, and a plurality of execution units operable to respectively execute a decoded instruction from the decoder. The plurality of execution units include a load/store execution unit operable to execute decoded load instructions and decoded store instructions and generate corresponding load memory operations and store memory operations. The store queue is operable to buffer one or more store memory operations prior to the one or more memory operations being completed, and the store queue is operable to forward store data of the one or more store memory operations buffered in the store queue to a load memory operation on a byte-by-byte basis.
摘要翻译：提供了用于将存储数据转发到流水线处理器中的负载的方法，系统和计算机程序产品。在一个实现中，提供了一种处理器，其包括可解码指令的解码器和可操作以分别从解码器执行解码指令的多个执行单元。多个执行单元包括可执行解码的加载指令和解码的存储指令并产生相应的加载存储器操作并存储存储器操作的加载/存储执行单元。存储队列可操作以在一个或多个存储器操作完成之前缓冲一个或多个存储存储器操作，并且存储队列可操作以将缓存在存储队列中的一个或多个存储存储器操作的数据转发到负载以逐个字节为基础的存储器操作。

6. 发明申请

US20090164736A1 System and Method for Cache Line Replacement Selection in a Multiprocessor Environment 失效
标题翻译：多处理器环境中缓存线替换选择的系统和方法
公开(公告)号：US20090164736A1
公开(公告)日：2009-06-25
申请号：US11959804
申请日：2007-12-19
申请人： Robert John Dorsey , Jason Alan Cox , Hien Minh Le , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Robert John Dorsey , Jason Alan Cox , Hien Minh Le , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/08
CPC分类号： G06F12/127 , G06F12/0813 , G06F12/0831 , G06F12/128
摘要： A method for managing a cache operates in a data processing system with a system memory and a plurality of processing units (PUs). A first PU determines that one of a plurality of cache lines in a first cache of the first PU must be replaced with a first data block, and determines whether the first data block is a victim cache line from another one of the plurality of PUs. In the event the first data block is not a victim cache line from another one of the plurality of PUs, the first cache does not contain a cache line in coherency state invalid, and the first cache contains a cache line in coherency state moved, the first PU selects a cache line in coherency state moved, stores the first data block in the selected cache line and updates the coherency state of the first data block.
摘要翻译：用于管理高速缓存的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作。第一PU确定第一PU的第一高速缓存中的多条高速缓存线之一必须被第一数据块替换，并且确定第一数据块是否是来自多个PU中的另一个的受害缓存行。在第一数据块不是来自多个PU中的另一个的第一数据块的情况下，第一高速缓存不包含一致性状态的高速缓存行无效，并且第一高速缓存包含移动的一致性状态的高速缓存行，第一PU选择移动的一致性状态的高速缓存行，将第一数据块存储在所选择的高速缓存行中，并更新第一数据块的一致性状态。

7. 发明授权

US07836257B2 System and method for cache line replacement selection in a multiprocessor environment 失效
标题翻译：多处理器环境中缓存线替换选择的系统和方法
公开(公告)号：US07836257B2
公开(公告)日：2010-11-16
申请号：US11959804
申请日：2007-12-19
申请人： Robert John Dorsey , Jason Alan Cox , Hien Minh Le , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Robert John Dorsey , Jason Alan Cox , Hien Minh Le , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/127 , G06F12/0813 , G06F12/0831 , G06F12/128
摘要： A method for managing a cache operates in a data processing system with a system memory and a plurality of processing units (PUs). A first PU determines that one of a plurality of cache lines in a first cache of the first PU must be replaced with a first data block, and determines whether the first data block is a victim cache line from another one of the plurality of PUs. In the event the first data block is not a victim cache line from another one of the plurality of PUs, the first cache does not contain a cache line in coherency state invalid, and the first cache contains a cache line in coherency state moved, the first PU selects a cache line in coherency state moved, stores the first data block in the selected cache line and updates the coherency state of the first data block.
摘要翻译：用于管理高速缓存的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作。第一PU确定第一PU的第一高速缓存中的多条高速缓存线之一必须被第一数据块替换，并且确定第一数据块是否是来自多个PU中的另一个的受害缓存行。在第一数据块不是来自多个PU中的另一个的第一数据块的情况下，第一高速缓存不包含一致性状态的高速缓存行无效，并且第一高速缓存包含移动的一致性状态的高速缓存行，第一PU选择移动的一致性状态的高速缓存行，将第一数据块存储在所选择的高速缓存行中，并更新第一数据块的一致性状态。

8. 发明申请

US20090164735A1 System and Method for Cache Coherency In A Multiprocessor System 有权
标题翻译：多处理器系统中缓存一致性的系统和方法
公开(公告)号：US20090164735A1
公开(公告)日：2009-06-25
申请号：US11959793
申请日：2007-12-19
申请人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
发明人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0813 , G06F12/084
摘要： A method for maintaining cache coherency operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache, and each PU coupled to at least another one of the plurality of PUs. A first PU receives a first data block for storage in a first cache of the first PU. The first PU stores the first data block in the first cache. The first PU assigns a first coherency state and a first tag to the first data block, wherein the first coherency state is one of a plurality of coherency states that indicate whether the first PU has accessed the first data block. The plurality of coherency states further indicate whether, in the event the first PU has not accessed the first data block, the first PU received the first data block from a neighboring PU.
摘要翻译：用于维持高速缓存一致性的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有高速缓存，并且每个PU耦合到多个PU中的至少另一个。第一PU接收用于存储在第一PU的第一高速缓存中的第一数据块。第一个PU将第一个数据块存储在第一个缓存中。第一PU将第一相关性状态和第一标签分配给第一数据块，其中第一相关性状态是指示第一PU是否已经访问了第一数据块的多个相关性状态之一。多个相关性状态还指示在第一PU未访问第一数据块的情况下，第一PU从相邻PU接收到第一数据块。

9. 发明申请

US20080120472A1 METHOD AND APPARATUS FOR FORWARDING STORE DATA TO LOADS IN A PIPELINED PROCESSOR 有权
标题翻译：用于将存储数据转移到管道处理器中的方法和装置
公开(公告)号：US20080120472A1
公开(公告)日：2008-05-22
申请号：US11560443
申请日：2006-11-16
申请人： Jason Alan Cox , Kevin Chih Kang Lin , Eric Francis Robinson
发明人： Jason Alan Cox , Kevin Chih Kang Lin , Eric Francis Robinson
IPC分类号： G06F9/30 , G06F12/08
CPC分类号： G06F9/3834 , G06F12/0802
摘要： Methods, systems, and computer program products for forwarding store data to loads in a pipelined processor are provided. In one implementation, a processor is provided that includes a decoder operable to decode an instruction, and a plurality of execution units operable to respectively execute a decoded instruction from the decoder. The plurality of execution units include a load/store execution unit operable to execute decoded load instructions and decoded store instructions and generate corresponding load memory operations and store memory operations. The store queue is operable to buffer one or more store memory operations prior to the one or more memory operations being completed, and the store queue is operable to forward store data of the one or more store memory operations buffered in the store queue to a load memory operation on a byte-by-byte basis.
摘要翻译：提供了用于将存储数据转发到流水线处理器中的负载的方法，系统和计算机程序产品。在一个实现中，提供了一种处理器，其包括可解码指令的解码器和可操作以分别从解码器执行解码指令的多个执行单元。多个执行单元包括可执行解码的加载指令和解码的存储指令并产生相应的加载存储器操作并存储存储器操作的加载/存储执行单元。存储队列可操作以在一个或多个存储器操作完成之前缓冲一个或多个存储存储器操作，并且存储队列可操作以将缓存在存储队列中的一个或多个存储存储器操作的数据转发到负载以逐个字节为基础的存储器操作。

10. 发明授权

US08296520B2 System and method for optimizing neighboring cache usage in a multiprocessor environment 有权
标题翻译：用于优化多处理器环境中的相邻缓存使用的系统和方法
公开(公告)号：US08296520B2
公开(公告)日：2012-10-23
申请号：US11959652
申请日：2007-12-19
申请人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/08
CPC分类号： G06F12/0831
摘要： A method for managing data operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache comprising a plurality of cache lines, each cache line having one of a plurality of coherency states, and each PU coupled to at least another one of the plurality of PUs. A first PU selects a castout cache line of a plurality of cache lines in a first cache of the first PU to be castout of the first cache. The first PU sends a request to a second PU, wherein the second PU is a neighboring PU of the first PU, and the request comprises a first address and first coherency state of the selected castout cache line. The second PU determines whether the first address matches an address of any cache line in the second PU. The second PU sends a response to the first PU based on a coherency state of each of a plurality of cache lines in the second cache and whether there is an address hit. The first PU determines whether to transmit the castout cache line to the second PU based on the response. And, in the event the first PU determines to transmit the castout cache line to the second PU, the first PU transmits the castout cache line to the second PU.
摘要翻译：用于管理数据的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有包括多个高速缓存行的高速缓存，每个高速缓存行具有多个相关性状态之一，以及每个PU耦合到多个PU中的至少另一个。第一PU选择第一PU的第一高速缓存中的多条高速缓存线的转出高速缓存线，以使第一高速缓冲存储器被抛弃。第一PU向第二PU发送请求，其中第二PU是第一PU的相邻PU，并且该请求包括所选择的丢弃高速缓存行的第一地址和第一相关性状态。第二PU确定第一地址是否与第二PU中的任何高速缓存行的地址相匹配。第二PU基于第二高速缓存中的多条高速缓存行中的每一条的一致性状态以及是否存在地址命中，向第一PU发送响应。第一PU确定是否根据该响应将丢弃高速缓存行发送到第二PU。并且，在第一PU确定将丢弃高速缓存行发送到第二PU的情况下，第一PU将丢弃高速缓存行发送到第二PU。

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