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    • 75. 发明授权
      US06615296B2 Efficient implementation of first-in-first-out memories for multi-processor systems 有权
    • Efficient implementation of first-in-first-out memories for multi-processor systems
    • 高效地实现多处理器系统的先进先出存储器
    • US06615296B2
    • 2003-09-02
    • US09881512
    • 2001-06-14
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F1320
    • G06F15/167
    • To reduce FIFO access cycles across a system bus in a multi-processor system in which two processors communicate across a system bus through a FIFO, two separate FIFO descriptors are provided. The first descriptor is maintained by the processor located on-board with the FIFO, and the second descriptor is maintained by an off-board processor which communicates with the FIFO across the bus. When one processor performs a FIFO operation, the processor updates the other processor's descriptor via a memory access across the bus. Additionally, one module passes credits to the other to indicate that the latter has permission to perform a plurality of FIFO operations consecutively. In one embodiment a special non-valid data value is used to indicate an empty FIFO position.
    • 为了减少跨处理器系统中的系统总线的FIFO访问周期，在多处理器系统中，两个处理器通过FIFO通过系统总线进行通信，则提供两个独立的FIFO描述符。 第一描述符由位于板上的处理器由FIFO维护，第二描述符由通过总线与FIFO通信的板外处理器来维护。 当一个处理器执行FIFO操作时，处理器通过总线上的存储器访问来更新其他处理器的描述符。 此外，一个模块向另一个模块传递信用以指示后者具有连续执行多个FIFO操作的许可。 在一个实施例中，使用特殊的非有效数据值来指示空的FIFO位置。
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    • 76. 发明授权
      US5987258A Register reservation method for fast context switching in microprocessors 失效
    • Register reservation method for fast context switching in microprocessors
    • 微处理器快速上下文切换的注册预约方法
    • US5987258A
    • 1999-11-16
    • US883137
    • 1997-06-27
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F9/46 , G06F9/45
    • G06F9/462
    • Microprocessor main programs and their interrupt handling routines are written in a high level programming language such as C. Each is compiled separately, and each is compiled invoking a compiler option which commands the compiler to not use a given set of registers in the compiled code. Post-processing is then performed on the compiled interrupt code to replace accesses to a first set of registers with accesses to the given set of registers. The result is that while both the main program and the interrupt handler were written in C, the compiled code for each employs different registers. This allows context switching from the main program to the interrupt handler and back again with almost none of the overhead traditionally associated with context switching register save and restore operations during exception handling.
    • 微处理器主程序及其中断处理例程以高级编程语言（如C）编写。每个编译单独编译，每个编译调用编译器选项，命令编译器在编译代码中不使用给定的一组寄存器。 然后对编译的中断代码进行后处理，以通过访问给定的寄存器组来替换对第一组寄存器的访问。 结果是当主程序和中断处理程序都用C编写时，每个编译代码使用不同的寄存器。 这允许从主程序到中断处理程序的上下文切换，并且在异常处理期间几乎没有传统上与上下文切换寄存器保存和恢复操作相关联的开销。
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    • 78. 发明授权
      US5959993A Scheduler design for ATM switches, and its implementation in a distributed shared memory architecture 失效
    • Scheduler design for ATM switches, and its implementation in a distributed shared memory architecture
    • ATM交换机的调度器设计及其在分布式共享存储器架构中的实现
    • US5959993A
    • 1999-09-28
    • US714005
    • 1996-09-13
    • Subir Varma , Thomas Daniel
    • Subir Varma , Thomas Daniel
    • H04L12/56 , H04J3/00
    • H04L49/30 , H04L49/103 , H04L49/107 , H04L49/20 , H04L49/3081 , H04L2012/5651 , H04L2012/5679 , H04L2012/5681
    • A cell scheduler for a distributed shared memory switch architecture including a controller for scheduling transmissions of cells from output queues of the switch structure pursuant to one of several different scheduling modes. The controller receives a mode selection input, segregates the output queues into groups, assigns priority rankings to the groups, and applies one of scheduling disciplines at each group of output queues as determined by the mode selection input and the priority rankings. The groups of output queues include a group of per-Virtual Channel (VC) queues and at least one group of First In-First Out (FIFO) queues. The scheduling disciplines include a Weighted Fair Queuing (WFQ) scheduling discipline applied by the controller at the group of per-VC queues and a Round Robin (RR) scheduling discipline applied by the controller at the at least one group of FIFO queues. The priority rankings comprising a highest priority ranking which is assigned to the group of per-VC queues.
    • 一种用于分布式共享存储器交换机架构的小区调度器，其包括用于根据若干不同调度模式之一调度来自交换机结构的输出队列的小区的传输的控制器。 控制器接收模式选择输入，将输出队列隔离成组，为组分配优先级排序，并根据模式选择输入和优先级排序确定每组输出队列中的调度规则之一。 输出队列组包括一组每个虚拟通道（VC）队列和至少一组先入先出（FIFO）队列。 调度规则包括控制器在每个VC队列组中应用的加权公平排队（WFQ）调度规则，以及控制器在至少一组FIFO队列中应用的循环（RR）调度规则。 优先级排名包括分配给每个VC队列组的最高优先级排名。
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