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41. 发明授权

US09678795B2 Direct ring 3 submission of processing jobs to adjunct processors 有权
公开(公告)号：US09678795B2
公开(公告)日：2017-06-13
申请号：US13993089
申请日：2011-12-30
申请人： Altug Koker , Aditya Navale , Balaji Vembu , Murali Ramadoss
发明人： Altug Koker , Aditya Navale , Balaji Vembu , Murali Ramadoss
IPC分类号： G06F9/46 , G06F9/50 , G06F9/48 , G06F15/167 , G06F9/54 , G06F12/14
CPC分类号： G06F9/50 , G06F9/4812 , G06F9/545 , G06F12/1491 , G06F15/167
摘要： Transitions to ring 0, each time an application wants to use an adjunct processor, are avoided, saving central processor operating cycles and improving efficiency. Instead, initially each application is registered and setup to use adjunct processor resources in ring 3.

42. 发明授权

US09330433B2 Data distribution fabric in scalable GPUs 有权
标题翻译：可扩展GPU中的数据分发结构
公开(公告)号：US09330433B2
公开(公告)日：2016-05-03
申请号：US14320478
申请日：2014-06-30
申请人： Altug Koker , Lakshminarayanan Striramassarma , Akif Ali
发明人： Altug Koker , Lakshminarayanan Striramassarma , Akif Ali
IPC分类号： G06F15/16 , G06T1/20 , G06T1/60 , G06F15/08
CPC分类号： G06T1/20 , G06F15/08 , G06T1/60 , G06T11/001 , G06T15/005 , G06T15/80 , H04L49/109
摘要： In on embodiment, a hybrid fabric interconnects multiple graphics processor cores within a processor. The hybrid fabric interconnect includes multiple data channels, including programmable virtual data channels. The virtual data channels carry multiple traffic classes of packet-based messages. The virtual data channels and multiple traffic classes may be assigned one of multiple priorities. The virtual data channels may be arbitrated independently. The hybrid fabric is scalable and can support multiple topologies, including multiple stacked integrated circuit topologies.
摘要翻译：在实施例中，混合架构互连处理器内的多个图形处理器核心。混合网络互连包括多个数据信道，包括可编程虚拟数据信道。虚拟数据信道承载多个基于分组的消息的业务类别。可以将虚拟数据信道和多个业务类别分配为多个优先级之一。虚拟数据通道可以独立地进行仲裁。混合架构是可扩展的，可以支持多种拓扑结构，包括多个堆叠集成电路拓扑。

43. 发明申请

US20150278984A1 SYSTEM COHERENCY IN A DISTRIBUTED GRAPHICS PROCESSOR HIERARCHY 有权
标题翻译：分布式图形处理器层次分析中的系统概念
公开(公告)号：US20150278984A1
公开(公告)日：2015-10-01
申请号：US14227525
申请日：2014-03-27
申请人： Altug Koker , Aditya Navale
发明人： Altug Koker , Aditya Navale
IPC分类号： G06T1/60
CPC分类号： G06T1/60 , G06F12/0811 , G06F12/0813 , G06F12/0831 , G06F2212/1024 , G06F2212/455
摘要： Methods and systems may provide for executing, by a physically distributed set of compute slices, a plurality of work items. Additionally, the coherency of one or more memory lines associated with the plurality of work items may be maintained, by a cache fabric, across a graphics processor, a system memory and one or more host processors. In one example, a plurality of crossbar nodes track the one or more memory lines, wherein the coherency of the one or more memory lines is maintained across a plurality of level one (L1) caches and a physically distributed cache structure. Each L1 cache may be dedicated to an execution block of a compute slice and each crossbar node may be dedicated to a compute slice.
摘要翻译：方法和系统可以提供通过物理分布的计算片段来执行多个工作项目。此外，与多个工作项相关联的一个或多个存储器线的一致性可以由缓存结构跨图形处理器，系统存储器和一个或多个主机处理器来维护。在一个示例中，多个交叉开关节点跟踪一个或多个存储器线，其中一个或多个存储器线的一致性被保持在多个一级（L1）高速缓存和物理分布的高速缓存结构上。每个L1高速缓存可以专用于计算片的执行块，并且每个交叉节点可以专用于计算片。

44. 发明申请

US20140359220A1 Scatter/Gather Capable System Coherent Cache 有权
标题翻译：散射/收集能力系统相干缓存
公开(公告)号：US20140359220A1
公开(公告)日：2014-12-04
申请号：US14122256
申请日：2013-05-31
申请人： Altug Koker , Thomas A. Piazza , Murali Sundaresan
发明人： Altug Koker , Thomas A. Piazza , Murali Sundaresan
IPC分类号： G06F12/08
CPC分类号： G06F12/0804 , G06F12/0808 , G06F12/0811 , G06F12/0822 , G06F12/0831 , G06F12/0846 , G06F12/0853 , G06F12/0875 , G06F12/128 , G06F2212/621
摘要： In accordance with some embodiments, a scatter/gather memory approach may be enabled that is exposed or backed by system memory and uses conventional tags and addresses. Thus, such a technique may be more amenable to conventional software developers and their conventional techniques.
摘要翻译：根据一些实施例，可以启用由系统存储器公开或支持并使用常规标签和地址的分散/收集存储器方法。因此，这种技术可能更适合于常规软件开发人员及其常规技术。

45. 发明申请

US20140125679A1 Dynamically Rebalancing Graphics Processor Resources 有权
标题翻译：动态重新平衡图形处理器资源
公开(公告)号：US20140125679A1
公开(公告)日：2014-05-08
申请号：US13669576
申请日：2012-11-06
申请人： Nikos Kaburlasos , Eric C. Samson , Altug Koker
发明人： Nikos Kaburlasos , Eric C. Samson , Altug Koker
IPC分类号： G06T1/00
CPC分类号： G06T1/20
摘要： According to some embodiments, performance bottlenecks that arise in particular resources within a graphic processor unit may be alleviated by dynamically rebalancing workloads among the resources, with the goal of removing the current performance bottleneck, while at the same time maintaining power dissipation within a currently allocated power budget. In some embodiments this may be achieved by defining a separate clock domain for each of the plurality of graphics processor resources whose performance may then be rebalanced.
摘要翻译：根据一些实施例，可以通过动态地重新平衡资源之间的工作负载来缓解在图形处理器单元内的特定资源中出现的性能瓶颈，目的是消除当前的性能瓶颈，同时保持当前分配的电力预算在一些实施例中，这可以通过为多个图形处理器资源中的每个图形处理器资源定义单独的时钟域来实现，其中性能可以被重新平衡。

46. 发明授权

US08352764B2 Dynamic squelch detection power control 失效
标题翻译：动态静噪检测功率控制
公开(公告)号：US08352764B2
公开(公告)日：2013-01-08
申请号：US12286188
申请日：2008-09-29
申请人： Sin Tan , Sivakumar Radhakrishnan , Bruce A. Tennant , Jasper Balraj , Altug Koker
发明人： Sin Tan , Sivakumar Radhakrishnan , Bruce A. Tennant , Jasper Balraj , Altug Koker
IPC分类号： G06F1/32 , G06F1/26
CPC分类号： G06F1/3287 , G06F1/3209 , Y02D10/171 , Y02D50/20
摘要： In one embodiment, the present invention includes power control logic for squelch detection circuitry to enable selective enabling of one or more squelch detection circuits of an interconnect interface in a low power mode. The logic may include a squelch mode control register to select a first mode or a second mode of power control, a second register coupled to the squelch mode control register to receive software settings to indicate which squelch detect circuit(s) to disable in a low power state of the interconnect, and a detector to dynamically detect a logical lane zero of the interconnect in the second mode. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括用于静噪检测电路的功率控制逻辑，以使得能够以低功率模式选择性地启用互连接口的一个或多个静噪检测电路。逻辑可以包括静噪模式控制寄存器以选择第一模式或第二模式的功率控制;第二寄存器，耦合到静噪模式控制寄存器以接收软件设置，以指示哪个静噪检测电路在低电平中禁用互连的功率状态，以及用于在第二模式中动态地检测互连的逻辑通道零点的检测器。描述和要求保护其他实施例。

47. 发明申请

US20130007751A1 METHOD AND SYSTEM FOR SAFE ENQUEUING OF EVENTS 有权
标题翻译：安全事件的方法和系统
公开(公告)号：US20130007751A1
公开(公告)日：2013-01-03
申请号：US13175493
申请日：2011-07-01
申请人： Robert L. Farrell , Ali-Reza Adl-Tabatabai , Altug Koker
发明人： Robert L. Farrell , Ali-Reza Adl-Tabatabai , Altug Koker
IPC分类号： G06F9/46
CPC分类号： G06F9/544 , G06F9/545
摘要： A method and system to facilitate a user level application executing in a first processing unit to enqueue work or task(s) safely for a second processing unit without performing any ring transition. For example, in one embodiment of the invention, the first processing unit executes one or more user level applications, where each user level application has a task to be offloaded to a second processing unit. The first processing unit signals the second processing unit to handle the task from each user level application without performing any ring transition in one embodiment of the invention.
摘要翻译：一种促进在第一处理单元中执行的用户级应用程序以对第二处理单元安全地排队工作或任务而不执行任何环转换的方法和系统。例如，在本发明的一个实施例中，第一处理单元执行一个或多个用户级应用，其中每个用户级应用具有卸载到第二处理单元的任务。在本发明的一个实施例中，第一处理单元用信号通知第二处理单元来处理来自每个用户级应用的任务而不执行任何环转移。

48. 发明申请

US20100235320A1 ENSURING COHERENCE BETWEEN GRAPHICS AND DISPLAY DOMAINS 有权
标题翻译：保持图形和显示域之间的一致性
公开(公告)号：US20100235320A1
公开(公告)日：2010-09-16
申请号：US12401499
申请日：2009-03-10
申请人： Robert L. Farrell , Michael J. Muchnick , Altug Koker , Zeev Offen , Ariel Berkovits
发明人： Robert L. Farrell , Michael J. Muchnick , Altug Koker , Zeev Offen , Ariel Berkovits
IPC分类号： G06F12/08 , G06F17/30
CPC分类号： G06F12/0804 , G06F12/0811 , G06F2212/302 , Y02D10/13
摘要： A platform may comprise a core coherency domain, graphics coherency domain and a non-coherent domain. A graphics acceleration unit (GAU) of the graphics coherency domain may generate data units from an application and the data units may comprise display data units. The GAU may annotate the display data units with an annotation value before flushing the display data units to an on-die cache. The GAU may identify modified display data units among the display data units stored in the on-die cache and issue flush commands to cause flushing of the modified display data units from the on-die cache to a main memory. The display engine of the non-coherent domain may use the modified display data units stored in the main memory to render a display on a display device.
摘要翻译：平台可以包括核心一致性域，图形一致性域和非相干域。图形一致性域的图形加速单元（GAU）可以从应用产生数据单元，并且数据单元可以包括显示数据单元。 GAU可以在将显示数据单元刷新到片上高速缓存之前用注释值来注释显示数据单元。 GAU可以识别存储在片上高速缓存中的显示数据单元中的修改的显示数据单元，并发出刷新命令，以使经修改的显示数据单元从模块缓存刷新到主存储器。非相干域的显示引擎可以使用存储在主存储器中的修改的显示数据单元在显示设备上呈现显示。

49. 发明申请

US20090248983A1 TECHNIQUE TO SHARE INFORMATION AMONG DIFFERENT CACHE COHERENCY DOMAINS 有权
标题翻译：在不同的高速缓存域中分享信息的技术
公开(公告)号：US20090248983A1
公开(公告)日：2009-10-01
申请号：US12057601
申请日：2008-03-28
申请人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
发明人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
IPC分类号： G06F12/08
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0822 , G06F12/0828 , G06F12/0835 , G06F13/1668 , G06F13/28 , G06F13/4282 , G06F2212/283 , G06F2212/60 , G06F2212/621 , G06F2213/0026 , G06T1/60 , G11C7/1072
摘要： A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.
摘要翻译：一种能够在不同高速缓存一致性域内的代理之间进行信息共享的技术。在一个实施例中，图形设备可以使用一个或多个处理核心使用的一个或多个高速缓存来存储或读取信息，这些信息可以由一个或多个处理核心以不影响与编程相关的编程和一致性规则的方式来访问图形设备。

50. 发明授权

US06457121B1 Method and apparatus for reordering data in X86 ordering 有权
标题翻译：用于在X86订购中重新排序数据的方法和装置
公开(公告)号：US06457121B1
公开(公告)日：2002-09-24
申请号：US09270981
申请日：1999-03-17
申请人： Altug Koker , Russell W. Dyer
发明人： Altug Koker , Russell W. Dyer
IPC分类号： G06F1200
CPC分类号： G06F13/4054
摘要： A device to change the ordering of datums in a packet from a storage device to a pre-determined ordering according to their addresses. The device has a first circuit to receive and process address information to determine a data ordering of data associated with the address information; and a second circuit to reorder the data into ordered packets in the predetermined ordering. This device can be used to efficiently transfer graphic data through the AGP bus in a computer.
摘要翻译：根据其地址，将存储设备中的数据包中的基准的顺序改变为预定的顺序的设备。该设备具有接收和处理地址信息以确定与地址信息相关联的数据的数据顺序的第一电路; 以及第二电路，用于以预定顺序将数据重新排序成有序数据包。该设备可用于通过计算机中的AGP总线有效传输图形数据。

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