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31. 发明申请

US20090164731A1 SYSTEM AND METHOD FOR OPTIMIZING NEIGHBORING CACHE USAGE IN A MULTIPROCESSOR ENVIRONMENT 有权
标题翻译：在多处理器环境中优化相邻高速缓存的系统和方法
公开(公告)号：US20090164731A1
公开(公告)日：2009-06-25
申请号：US11959652
申请日：2007-12-19
申请人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831
摘要： A method for managing data operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache comprising a plurality of cache lines, each cache line having one of a plurality of coherency states, and each PU coupled to at least another one of the plurality of PUs. A first PU selects a castout cache line of a plurality of cache lines in a first cache of the first PU to be castout of the first cache. The first PU sends a request to a second PU, wherein the second PU is a neighboring PU of the first PU, and the request comprises a first address and first coherency state of the selected castout cache line. The second PU determines whether the first address matches an address of any cache line in the second PU. The second PU sends a response to the first PU based on a coherency state of each of a plurality of cache lines in the second cache and whether there is an address hit. The first PU determines whether to transmit the castout cache line to the second PU based on the response. And, in the event the first PU determines to transmit the castout cache line to the second PU, the first PU transmits the castout cache line to the second PU.
摘要翻译：用于管理数据的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有包括多个高速缓存行的高速缓存，每个高速缓存行具有多个相关性状态之一，以及每个PU耦合到多个PU中的至少另一个。第一PU选择第一PU的第一高速缓存中的多条高速缓存线的转出高速缓存线，以使第一高速缓冲存储器被抛弃。第一PU向第二PU发送请求，其中第二PU是第一PU的相邻PU，并且该请求包括所选择的丢弃高速缓存行的第一地址和第一相关性状态。第二PU确定第一地址是否与第二PU中的任何高速缓存行的地址相匹配。第二PU基于第二高速缓存中的多条高速缓存行中的每一条的一致性状态以及是否存在地址命中，向第一PU发送响应。第一PU确定是否根据该响应将丢弃高速缓存行发送到第二PU。并且，在第一PU确定将丢弃高速缓存行发送到第二PU的情况下，第一PU将丢弃高速缓存行发送到第二PU。

32. 发明授权

US07353341B2 System and method for canceling write back operation during simultaneous snoop push or snoop kill operation in write back caches 失效
标题翻译：在回写高速缓存中同时进行snoop push或snoop kill操作时，用于取消回写操作的系统和方法
公开(公告)号：US07353341B2
公开(公告)日：2008-04-01
申请号：US10860426
申请日：2004-06-03
申请人： Roy Moonseuk Kim , Yasukichi Okawa , Thuong Quang Truong
发明人： Roy Moonseuk Kim , Yasukichi Okawa , Thuong Quang Truong
IPC分类号： G06F12/00 , G06F13/00 , G06F13/28
CPC分类号： G06F12/127 , G06F12/0804 , G06F12/0831
摘要： A cache write back operation, write back modified data to memory from cache data array to fix inconsistency between them can be cancelled by the results of a comparison of the progress between a write back and snoop push or snoop kill operation. Write back is intended to make an empty slot to accommodate a reload data due to a cache miss and since a snoop push or snoop kill operation creates an invalid entry in the cache, write back is not needed. If simultaneous push or kill with write back operation exist, then write back machine is late cancelled. System performance improves due to preserving more cache lines in cache data array for possible future reuse.
摘要翻译：缓存回写操作，将缓存数据数组中的修改后的数据写回到内存中以修复它们之间的不一致，可以通过比较回写和窥探推送或窥探杀手操作之间的进度的结果来取消缓存。回写是为了使空槽容纳由于高速缓存未命中的重新加载数据，并且由于窥探推送或窥探杀手操作在高速缓存中创建无效条目，因此不需要回写。如果同时推送或者杀死与回写操作存在，则回写机器被取消。由于在缓存数据阵列中保留更多的高速缓存线，可能会再次使用系统性能。

33. 发明授权

US08296520B2 System and method for optimizing neighboring cache usage in a multiprocessor environment 有权
标题翻译：用于优化多处理器环境中的相邻缓存使用的系统和方法
公开(公告)号：US08296520B2
公开(公告)日：2012-10-23
申请号：US11959652
申请日：2007-12-19
申请人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
发明人： Hien Minh Le , Jason Alan Cox , Robert John Dorsey , Richard Nicholas , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/08
CPC分类号： G06F12/0831
摘要： A method for managing data operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache comprising a plurality of cache lines, each cache line having one of a plurality of coherency states, and each PU coupled to at least another one of the plurality of PUs. A first PU selects a castout cache line of a plurality of cache lines in a first cache of the first PU to be castout of the first cache. The first PU sends a request to a second PU, wherein the second PU is a neighboring PU of the first PU, and the request comprises a first address and first coherency state of the selected castout cache line. The second PU determines whether the first address matches an address of any cache line in the second PU. The second PU sends a response to the first PU based on a coherency state of each of a plurality of cache lines in the second cache and whether there is an address hit. The first PU determines whether to transmit the castout cache line to the second PU based on the response. And, in the event the first PU determines to transmit the castout cache line to the second PU, the first PU transmits the castout cache line to the second PU.
摘要翻译：用于管理数据的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有包括多个高速缓存行的高速缓存，每个高速缓存行具有多个相关性状态之一，以及每个PU耦合到多个PU中的至少另一个。第一PU选择第一PU的第一高速缓存中的多条高速缓存线的转出高速缓存线，以使第一高速缓冲存储器被抛弃。第一PU向第二PU发送请求，其中第二PU是第一PU的相邻PU，并且该请求包括所选择的丢弃高速缓存行的第一地址和第一相关性状态。第二PU确定第一地址是否与第二PU中的任何高速缓存行的地址相匹配。第二PU基于第二高速缓存中的多条高速缓存行中的每一条的一致性状态以及是否存在地址命中，向第一PU发送响应。第一PU确定是否根据该响应将丢弃高速缓存行发送到第二PU。并且，在第一PU确定将丢弃高速缓存行发送到第二PU的情况下，第一PU将丢弃高速缓存行发送到第二PU。

34. 发明授权

US08015565B2 Preventing livelocks in processor selection of load requests 有权
标题翻译：防止处理器选择负载请求中的活动锁
公开(公告)号：US08015565B2
公开(公告)日：2011-09-06
申请号：US11284257
申请日：2005-11-21
申请人： Richard William Doing , John R. Patty , Steven Robert Testa , Thuong Quang Truong
发明人： Richard William Doing , John R. Patty , Steven Robert Testa , Thuong Quang Truong
IPC分类号： G06F9/46
CPC分类号： G06F9/524
摘要： A method, and apparatus are provided for preventing livelocks in processor selection of load requests in a multiprocessor (MP) system. On random occasions a selection mechanism is changed for first holding up all requests and then a random selection is made. Then a round robin selection mechanism is used for further requests. A livelock-preventing selection mechanism includes a pair of linear feedback shift registers (LFSRs), each LFSR for generating pseudo random values.
摘要翻译：提供了一种用于在多处理器（MP）系统中防止处理器选择负载请求中的活动锁定的方法和装置。在随机的情况下，改变选择机制以首先保持所有请求，然后进行随机选择。然后轮询选择机制用于进一步的请求。防锁选择机构包括一对线性反馈移位寄存器（LFSR），每个LFSR用于产生伪随机值。

35. 发明授权

US08397029B2 System and method for cache coherency in a multiprocessor system 有权
标题翻译：多处理器系统中高速缓存一致性的系统和方法
公开(公告)号：US08397029B2
公开(公告)日：2013-03-12
申请号：US11959793
申请日：2007-12-19
申请人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
发明人： Richard Nicholas , Jason Alan Cox , Robert John Dorsey , Hien Minh Le , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0813 , G06F12/084
摘要： A method for maintaining cache coherency operates in a data processing system with a system memory and a plurality of processing units (PUs), each PU having a cache, and each PU coupled to at least another one of the plurality of PUs. A first PU receives a first data block for storage in a first cache of the first PU. The first PU stores the first data block in the first cache. The first PU assigns a first coherency state and a first tag to the first data block, wherein the first coherency state is one of a plurality of coherency states that indicate whether the first PU has accessed the first data block. The plurality of coherency states further indicate whether, in the event the first PU has not accessed the first data block, the first PU received the first data block from a neighboring PU.
摘要翻译：用于维持高速缓存一致性的方法在具有系统存储器和多个处理单元（PU）的数据处理系统中操作，每个PU具有高速缓存，并且每个PU耦合到多个PU中的至少另一个。第一PU接收用于存储在第一PU的第一高速缓存中的第一数据块。第一个PU将第一个数据块存储在第一个缓存中。第一PU将第一相关性状态和第一标签分配给第一数据块，其中第一相关性状态是指示第一PU是否已经访问了第一数据块的多个相关性状态之一。多个相关性状态还指示在第一PU未访问第一数据块的情况下，第一PU从相邻PU接收到第一数据块。

36. 发明授权

US07818509B2 Combined response cancellation for load command 有权
标题翻译：组合响应取消负载命令
公开(公告)号：US07818509B2
公开(公告)日：2010-10-19
申请号：US11930393
申请日：2007-10-31
申请人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
发明人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0813 , G06F2212/1016 , G06F2212/1028 , Y02D10/13
摘要： A cache coherency technique used in a multi-node symmetric multi-processor system that reduces the number of message phases of a read request from 5 to 4, canceling the combined response phase for read requests in most cases, thereby improving system performance and reducing the overall system power consumption.
摘要翻译：在多节点对称多处理器系统中使用的高速缓存一致性技术，其将读请求的消息阶段的数量从5减少到4，在大多数情况下消除了读请求的组合响应阶段，从而提高系统性能并减少整体系统功耗。

37. 发明申请

US20090113138A1 Combined Response Cancellation for Load Command 有权
标题翻译：加载命令的组合响应取消
公开(公告)号：US20090113138A1
公开(公告)日：2009-04-30
申请号：US11930393
申请日：2007-10-31
申请人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
发明人： Brian Mitchell Bass , Eric Francis Robinson , Thuong Quang Truong
IPC分类号： G06F12/08
CPC分类号： G06F12/0831 , G06F12/0813 , G06F2212/1016 , G06F2212/1028 , Y02D10/13
摘要： A cache coherency technique used in a multi-node symmetric multi-processor system that reduces the number of message phases of a read request from 5 to 4, canceling the combined response phase for read requests in most cases, thereby improving system performance and reducing the overall system power consumption.
摘要翻译：在多节点对称多处理器系统中使用的高速缓存一致性技术，其将读请求的消息阶段的数量从5减少到4，在大多数情况下消除了读请求的组合响应阶段，从而提高系统性能并减少整体系统功耗。

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