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    • 26. 发明授权
      US4529897A Analog switch device having threshold change reducing means 失效
    • Analog switch device having threshold change reducing means
    • 具有阈值变化减小装置的模拟开关装置
    • US4529897A
    • 1985-07-16
    • US398356
    • 1982-07-15
    • Yasoji Suzuki , Kenji Matsuo , Akira Yamaguchi
    • Yasoji Suzuki , Kenji Matsuo , Akira Yamaguchi
    • H03K17/687 , H03K3/01
    • H03K17/6872 , H03K2217/0018
    • An analog switch device has p- and n-channel metal oxide semiconductor field effect transistors, each having a source electrode, a drain electrode, a gate electrode and a substrate electrode. The p- and n-channel metal oxide semiconductor field effect transistors are connected parallel to each other. First and second analog signals are received and produced at a pair of nodes between the p- and n-channel metal oxide semiconductor field effect transistors. Control signals which are inverted with each other are respectively supplied to the gate electrodes of the p- and n-channel metal oxide semiconductor field effect transistors. A voltage buffer circuit is provided for applying a predetermined voltage to the substrate electrode of one of the p- and n-channel metal oxide semiconductor field effect transistors so as to decrease a change in a threshold voltage due to the source-substrate bias effect.
    • 模拟开关装置具有p沟道金属氧化物半导体场效应晶体管和n沟道金属氧化物半导体场效应晶体管，每个具有源电极，漏电极，栅电极和衬底电极。 p沟道和n沟道金属氧化物半导体场效应晶体管彼此并联连接。 第一和第二模拟信号在p沟道金属氧化物半导体场效应晶体管和n沟道金属氧化物半导体场效应晶体管之间的一对节点处被接收和产生。 彼此反转的控制信号分别提供给p沟道金属氧化物半导体场效应晶体管和n沟道金属氧化物半导体场效应晶体管的栅电极。 提供电压缓冲电路，用于向p沟道金属氧化物半导体场效应晶体管和n沟道金属氧化物半导体场效应晶体管之一的衬底电极施加预定电压，以便减小由于源极 - 衬底偏置效应引起的阈值电压的变化。
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    • 27. 发明授权
      US4464587A Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section 失效
    • Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
    • 具有可变偏置电压逻辑门极部分的互补IGFET施密特触发逻辑电路
    • US4464587A
    • 1984-08-07
    • US295825
    • 1981-08-24
    • Yasoji Suzuki , Kenji Matsuo
    • Yasoji Suzuki , Kenji Matsuo
    • H03K3/3565 , H03K3/037 , H03K3/356 , H03K19/094
    • H03K3/3565
    • A logic gate section of a Schmitt trigger circuit has first and second nodes to which variable bias voltages are applied. A first bias control IGFET is connected between the first node and a first potential terminal. A second bias control IGFET is connected between the first node and a second potential terminal. A third bias control IGFET is connected between the second node and the first potential terminal. A fourth bias control IGFET is connected between the second node and the second potential terminal. A control signal to the gates of the first and fourth bias control IGFET's is provided by the Schmitt trigger input signal and the control signal to each of the gates of the third and fourth bias control IGFET's is provided by the Schmitt trigger feedback connection of two series-connected inverters.
    • 施密特触发电路的逻辑门极部分具有施加可变偏置电压的第一和第二节点。 第一偏置控制IGFET连接在第一节点和第一电位端子之间。 第一偏置控制IGFET连接在第一节点和第二电位端子之间。 第三偏置控制IGFET连接在第二节点和第一电位端子之间。 第四偏置控制IGFET连接在第二节点和第二电位端子之间。 通过施密特触发输入信号提供到第一和第四偏置控制IGFET的栅极的控制信号，并且通过两个串联的施密特触发器反馈连接提供到第三和第四偏置控制IGFET的每个栅极的控制信号 连接的逆变器。
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    • 28. 发明授权
      US4389582A MOS Integrated logic circuit device with improved switching speed characteristics 失效
    • MOS Integrated logic circuit device with improved switching speed characteristics
    • MOS集成逻辑电路器件具有改进的开关速度特性
    • US4389582A
    • 1983-06-21
    • US116556
    • 1980-01-29
    • Yasoji Suzuki , Kenji Matsuo
    • Yasoji Suzuki , Kenji Matsuo
    • H03K19/017 , H03K19/096 , H03K19/20
    • H03K19/01728 , H03K19/0963
    • A semiconductor integrated circuit device, which comprises:transistors constituting a plurality of series-connected logic circuits, wherein some of the mutually-facing or paired transistors of every two adjacent series-connected logic circuits or at least one pair thereof are so connected as to span said two adjacent circuits with a common gate provided between said paired transistors;conductors for connecting the source electrodes and/or the drain electrodes of said spanning paired transistors; anda plurality of signal generators for supplying required signals to the respective transistors, and whereby a MOS type logic circuit constructed by arranging those of the transistors which are supplied with a synchronizing signal closer to the output terminal than those of the transistors which are supplied with an input signal can be accelerated in operation.
    • 一种半导体集成电路器件，包括：构成多个串联逻辑电路的晶体管，其中每两个相邻的串联逻辑电路中的一些相互面对或成对的晶体管或至少一对串联的逻辑电路中的至少一对与 跨越所述两个相邻电路，其中设置在所述成对晶体管之间的公共栅极; 用于连接所述跨越成对晶体管的源电极和/或漏电极的导体; 以及多个信号发生器，用于向各个晶体管提供所需的信号，并且由此通过将提供有比同时提供的同步信号的晶体管的晶体管的晶体管的晶体管的晶体管的晶体管的晶体管的晶体管的晶体管的晶体管 可以在操作中加速输入信号。
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