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    • 13. 发明授权
      US07849237B2 Semiconductor integrated circuit and semiconductor device with the same 有权
    • Semiconductor integrated circuit and semiconductor device with the same
    • 半导体集成电路和半导体器件相同
    • US07849237B2
    • 2010-12-07
    • US12172512
    • 2008-07-14
    • Itaru Nonomura , Makoto Saen , Kenichi Osada
    • Itaru Nonomura , Makoto Saen , Kenichi Osada
    • G06F13/12
    • G06F13/4045 , H01L2924/0002 , H01L2924/00
    • An interconnect configuration technology of making an access from an IP mounted on a semiconductor chip to an IP mounted on another semiconductor chip by transmitting and receiving a packet transferred through an interconnect built in a semiconductor chip among the chips using the 3D coupling technology. The device according to the technology has an initiator for transmitting an access request, a target for receiving the access request and transmitting an access response, a router for relaying the access request and the access response, and a 3D coupling circuit (three-dimensional transceiver) for performing communication with the outside, wherein the 3D coupling circuit is disposed adjacent to the router.
    • 一种互连配置技术，其通过使用3D耦合技术发送和接收通过内置在半导体芯片中的互连的芯片传输的分组，从安装在半导体芯片上的IP到安装在另一半导体芯片上的IP进行访问。 根据该技术的设备具有用于发送接入请求的发起者，用于接收接入请求并发送接入响应的目标，用于中继接入请求和接入响应的路由器，以及3D耦合电路（三维收发机 ），用于与外部进行通信，其中所述3D耦合电路邻近所述路由器设置。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 14. 发明申请
      US20100182848A1 SEMICONDUCTOR DEVICE AND DATA PROCESSOR 有权
    • SEMICONDUCTOR DEVICE AND DATA PROCESSOR
    • 半导体器件和数据处理器
    • US20100182848A1
    • 2010-07-22
    • US12636528
    • 2009-12-11
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • G11C7/10 , H03L7/00 , H03K17/00
    • G06F1/3253 , G06F1/3237 , Y02D10/128 , Y02D10/151
    • To improve the speed of accessing a low-speed circuit block from a high-speed circuit block without significantly increasing power consumption.Ina data processor having a bus controller that performs timing control of access from the CPU operated in synchronization with a high-speed first clock signal to a peripheral circuit operated in synchronization with a low-speed second clock signal, a timing control circuit is provided between the peripheral circuit and the bus controller, and the bus controller causes, in response to a read instruction from the peripheral circuit, the timing control circuit to output data held by the peripheral circuit to the bus controller in synchronization with the cycle of the high-speed clock signal, causes the timing control circuit to start, in response to a write instruction directed to the peripheral circuit, writing into the peripheral circuit in synchronization with the cycle of the high-speed clock signal, and terminates the writing in synchronization with the cycle of the low-speed clock signal.
    • 提高从高速电路块访问低速电路块的速度，而不会显着增加功耗。 Ina数据处理器具有总线控制器，其执行与高速第一时钟信号同步操作的CPU的访问定时控制到与低速第二时钟信号同步操作的外围电路，定时控制电路设置在 外围电路和总线控制器以及总线控制器响应于来自外围电路的读取指令，使定时控制电路与外围电路的高周期同步地将外围电路保持的数据输出到总线控制器， 响应于针对外围电路的写入指令，使定时控制电路开始与高速时钟信号的周期同步地写入外围电路，并且与该时钟信号同步地终止写入 周期的低速时钟信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 18. 发明授权
      US08018784B2 Semiconductor device and data processor 有权
    • Semiconductor device and data processor
    • 半导体器件和数据处理器
    • US08018784B2
    • 2011-09-13
    • US12636528
    • 2009-12-11
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • G11C7/00 , G11C8/00
    • G06F1/3253 , G06F1/3237 , Y02D10/128 , Y02D10/151
    • To improve the speed of accessing a low-speed circuit block from a high-speed circuit block without significantly increasing power consumption.Ina data processor having a bus controller that performs timing control of access from the CPU operated in synchronization with a high-speed first clock signal to a peripheral circuit operated in synchronization with a low-speed second clock signal, a timing control circuit is provided between the peripheral circuit and the bus controller, and the bus controller causes, in response to a read instruction from the peripheral circuit, the timing control circuit to output data held by the peripheral circuit to the bus controller in synchronization with the cycle of the high-speed clock signal, causes the timing control circuit to start, in response to a write instruction directed to the peripheral circuit, writing into the peripheral circuit in synchronization with the cycle of the high-speed clock signal, and terminates the writing in synchronization with the cycle of the low-speed clock signal.
    • 提高从高速电路块访问低速电路块的速度，而不会显着增加功耗。 Ina数据处理器具有总线控制器，其执行与高速第一时钟信号同步操作的CPU的访问定时控制到与低速第二时钟信号同步操作的外围电路，时序控制电路设置在 外围电路和总线控制器以及总线控制器响应于来自外围电路的读取指令，使定时控制电路与外围电路的高周期同步地将外围电路保持的数据输出到总线控制器， 响应于针对外围电路的写入指令，使定时控制电路开始与高速时钟信号的周期同步地写入外围电路，并且与该时钟信号同步地终止写入 周期的低速时钟信号。
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