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1. 发明专利

TWI544414B 用以重新排序資料的方法和裝置有权
简体标题：用以重新排序数据的方法和设备
公开(公告)号：TWI544414B
公开(公告)日：2016-08-01
申请号：TW100127376
申请日：2011-08-02
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：薛佛蓋德 , SHEAFFER, GAD S.
IPC分类号： G06F9/38 , G06F7/02
CPC分类号： G06F9/30032 , G06F9/30036 , G06F9/3012 , G06F9/3013 , G06F9/30141

2. 发明专利

TWI256590B 多核心多線程處理器、具有該處理器之伺服器、及在該處理器中決定何時切換線程之方法 MULTI-CORE MULTI-THREAD PROCESSOR, SERVER COMPRISING THE PROCESSOR, AND METHOD FOR DETERMINING WHEN TO SWITCH THREADS IN THE PROCESSOR 失效
简体标题：多内核多线程处理器、具有该处理器之服务器、及在该处理器中决定何时切换线程之方法 MULTI-CORE MULTI-THREAD PROCESSOR, SERVER COMPRISING THE PROCESSOR, AND METHOD FOR DETERMINING WHEN TO SWITCH THREADS IN THE PROCESSOR
公开(公告)号：TWI256590B
公开(公告)日：2006-06-11
申请号：TW093124043
申请日：2004-08-11
申请人：昇陽電腦股份有限公司 SUN MICROSYSTEMS, INC.
发明人：郡爾A 歐盧科頓 OLUKOTUN, KUNLE A.
IPC分类号： G06F
CPC分类号： G06F9/3834 , G06F9/30032 , G06F9/30047 , G06F9/30087 , G06F9/3009 , G06F9/30141 , G06F9/3828 , G06F9/3851 , G06F9/3861 , G06F9/3891 , G06F12/0811 , G06F12/0813 , G06F12/0842 , G06F15/167 , G06F15/781
摘要：一種處理器，該處理器包含：(1)至少兩核心，該至少兩核心具有一第一階快取記憶體且為多線程；(2)一交叉開關；(3)複數個快取記憶庫記憶體，其係透過該交叉開關而與該至少兩核心相連通，各該複數個快取記憶庫記憶體與一主記憶體介面相連通；(4)複數個輸入／輸出(I/O)介面模組，其與該主記憶體介面相連通且提供至該至少兩核心之一鏈接，該鏈接繞過該複數個快取記憶庫記憶體及該交叉開關；(5)線程化硬體，用以令各該至少兩核心能以隱藏由快取存取所致之延遲之方式，而自一第一線程切換至一第二線程。本發明亦提供一種伺服器及一種在多核心多線程處理器中決定何時切換線程之方法。
简体摘要：一种处理器，该处理器包含：(1)至少两内核，该至少两内核具有一第一阶高速缓存且为多线程；(2)一交叉开关；(3)复数个缓存记忆库内存，其系透过该交叉开关而与该至少两内核相连通，各该复数个缓存记忆库内存与一主内存界面相连通；(4)复数个输入／输出(I/O)界面模块，其与该主内存界面相连通且提供至该至少两内核之一链接，该链接绕过该复数个缓存记忆库内存及该交叉开关；(5)线程化硬件，用以令各该至少两内核能以隐藏由缓存存取所致之延迟之方式，而自一第一线程切换至一第二线程。本发明亦提供一种服务器及一种在多内核多线程处理器中决定何时切换线程之方法。

3. 发明专利

TW201342385A 用於動態變化容許之彈性暫存器檔案電路以及操作其之方法审中-公开
简体标题：用于动态变化容许之弹性寄存器文档电路以及操作其之方法
公开(公告)号：TW201342385A
公开(公告)日：2013-10-16
申请号：TW101144142
申请日：2012-11-26
申请人：英特爾公司 , INTEL CORPORATION
发明人：庫卡尼傑迪普P , KULKARNI, JAYDEEP P. , 鮑曼凱斯A , BOWMAN, KEITH A. , 查恩茲詹姆斯W , TSCHANZ, JAMES W. , 德維威克K , DE, VIVEK K.
IPC分类号： G11C29/42
CPC分类号： G06F11/1068 , G06F9/30141 , G06F9/3861 , G06F11/0751 , G06F11/1008 , G11C7/18 , G11C29/42 , G11C29/52
摘要：揭露的系統與方法檢測並校正由於減低或消除一CPU的供電電壓保護帶及/或頻率保護帶而發生的暫存器檔案讀取路徑誤差，藉此增加系統的整體能量效率。
简体摘要：揭露的系统与方法检测并校正由于减低或消除一CPU的供电电压保护带及/或频率保护带而发生的寄存器文档读取路径误差，借此增加系统的整体能量效率。

4. 发明专利

TW200414032A 暫存器檔案及暫存器檔案之設計方法 REGISTER FILE AND METHOD FOR DESIGNING A REGISTER FILE 审中-公开
简体标题：寄存器文档及寄存器文档之设计方法 REGISTER FILE AND METHOD FOR DESIGNING A REGISTER FILE
公开(公告)号：TW200414032A
公开(公告)日：2004-08-01
申请号：TW092125005
申请日：2003-09-10
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：望月明 MOCHIZUKI, AKIRA
IPC分类号： G06F
CPC分类号： G06F9/30141
摘要：一暫存器檔案包含複數個用以儲存暫存器檔案中資料的暫存器；複數個輸入埠，經由這些輸入埠來接收即將被儲存在暫存器的資料；及複數輸出埠，經由這些輸出埠來遞送已被儲存在暫存器的資料。各暫存器包含一輸入埠選擇器，用以選擇接收資料之一寫入埠。此一暫存器檔案亦包含一讀取資料選擇器區塊，用以指定儲存在暫存器中的哪一筆資料即將經由一輸出埠而被讀取。輸出埠選擇器係藉由一可節省暫存器檔案之功率損耗的組合電路來實現。
简体摘要：一寄存器文档包含复数个用以存储寄存器文档中数据的寄存器；复数个输入端口，经由这些输入端口来接收即将被存储在寄存器的数据；及复数输出端口，经由这些输出端口来递送已被存储在寄存器的数据。各寄存器包含一输入端口选择器，用以选择接收数据之一写入端口。此一寄存器文档亦包含一读取数据选择器区块，用以指定存储在寄存器中的哪一笔数据即将经由一输出端口而被读取。输出端口选择器系借由一可节省寄存器文档之功率损耗的组合电路来实现。

5. 发明专利

TW296452B 容納不同長度的資料之複數個多埠暫存器檔失效
简体标题：容纳不同长度的数据之复数个多端口寄存器档
公开(公告)号：TW296452B
公开(公告)日：1997-01-21
申请号：TW084113177
申请日：1995-12-11
申请人：飛利浦電子股份有限公司
发明人：吉瑞特.艾瑞.史拉文伯格 , 威傑.克.米哈
IPC分类号： G11C
CPC分类号： G06F9/30072 , G06F9/30112 , G06F9/3012 , G06F9/30141 , G06T1/20 , G11C8/16
摘要：一多埠暫存器檔包含有一第一個寬度暫存器的一第一檔單元和有一第二個寬度暫存器的一第二檔單元。該第二個寬度短於第一個寬度。資料是在一寫入動作中同時寫入第一及第二檔單元並且可分別獨立地從第一及第二個檔單元讀出。該第一個檔單元容納的資料可作為一VLIW處理器中多個功能性單元的操作元，或是從該功能性單元所得之資料。該第二個檔單元容納的警示位元是作為決定該等功能性單元運算的條件。
简体摘要：一多端口寄存器档包含有一第一个宽度寄存器的一第一档单元和有一第二个宽度寄存器的一第二档单元。该第二个宽度短于第一个宽度。数据是在一写入动作中同时写入第一及第二档单元并且可分别独立地从第一及第二个档单元读出。该第一个档单元容纳的数据可作为一VLIW处理器中多个功能性单元的操作元，或是从该功能性单元所得之数据。该第二个档单元容纳的警示比特是作为决定该等功能性单元运算的条件。

6. 发明专利

TWI291649B 資料處理系統 DATA PROCESSING SYSTEM 失效
简体标题：数据处理系统 DATA PROCESSING SYSTEM
公开(公告)号：TWI291649B
公开(公告)日：2007-12-21
申请号：TW092107886
申请日：2003-04-07
申请人：恩智浦股份有限公司 NXP B. V.
发明人：馬克杜南登 MARC DURANTON , 羅倫帕斯卡爾 LAURENT PASQUIER , 薇勒利里維利 VALERIE RIVIERRE , 紹勤 QIN ZHAO
IPC分类号： G06F
CPC分类号： G06F9/30141 , G06F9/30112 , G06F9/3012 , G06F9/3885
摘要：本發明係說明一種處理系統，其中包括一計算裝置(至少包括一計算單元(13))、一儲存裝置、及一用以於該儲存裝置與該計算裝置間作交換之系統。為使該交換系統縮小，該儲存裝置包括數個用以儲存字元的暫存器庫(21，22)，該交換系統至少包括一與該等每一暫存器庫相關聯之交換裝置(24)，及該等計算單元藉由該相關聯的交換裝置與一暫存器庫交換一字元。
简体摘要：本发明系说明一种处理系统，其中包括一计算设备(至少包括一计算单元(13))、一存储设备、及一用以于该存储设备与该计算设备间作交换之系统。为使该交换系统缩小，该存储设备包括数个用以存储字符的寄存器库(21，22)，该交换系统至少包括一与该等每一寄存器库相关联之交换设备(24)，及该等计算单元借由该相关联的交换设备与一寄存器库交换一字符。

7. 发明专利

TW200739413A 共享一組合暫存器檔案之運算元存取埠的裝置 APPARATUS FOR COOPERATIVE SHARING OF OPERAND ACCESS PORT OF A BANKED REGISTER FILE 审中-公开
简体标题：共享一组合寄存器文档之算子存取端口的设备 APPARATUS FOR COOPERATIVE SHARING OF OPERAND ACCESS PORT OF A BANKED REGISTER FILE
公开(公告)号：TW200739413A
公开(公告)日：2007-10-16
申请号：TW095117463
申请日：2006-05-17
申请人：財團法人工業技術研究院 INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：廖宜道 LIAO, I-TAO , 彭權成 PENG, CHUAN-CHENG , 黃柏涵 HUANG, PO-HAN , 張傳華 CHANG, CHUAN-HUA
IPC分类号： G06F
CPC分类号： G06F9/3012 , G06F9/30141 , G06F9/3836 , G06F9/3885 , G06F9/3891
摘要：一種共享一組合暫存器檔案之運算元存取埠的裝置,包含一分割的暫存器檔、一第一群功能單元、一第二群功能單元,及一存取控制電路。此存取控制電路包括三個控制位元,藉由對運算元的功能單元來控制暫存器檔案的存取。本發明使用常見的傳統的Ping-Pong檔案暫存器來舒緩編譯器與智慧型組譯器所遇到的限制。此被舒緩後的限制容許由兩個指令同時存取的兩組被分割的暫存器檔案,只要此兩指令的每個對應的運算元位於不同的暫存器組庫裡。編譯器與智慧型組譯器透過此舒緩後的限制,有更多的選擇來排序程式中的指令,而實質上提升了程式的效能。
简体摘要：一种共享一组合寄存器文档之算子存取端口的设备,包含一分割的寄存器档、一第一群功能单元、一第二群功能单元,及一存取控制电路。此存取控制电路包括三个控制比特,借由对算子的功能单元来控制寄存器文档的存取。本发明使用常见的传统的Ping-Pong文档寄存器来舒缓编译器与智能型组译器所遇到的限制。此被舒缓后的限制容许由两个指令同时存取的两组被分割的寄存器文档,只要此两指令的每个对应的算子位于不同的寄存器组库里。编译器与智能型组译器透过此舒缓后的限制,有更多的选择来排序进程中的指令,而实质上提升了进程的性能。

8. 发明专利

TW200705167A 微處理器管線之省電電子裝置及其方法 POWER SAVING ELECTRONIC DEVICE IN MICROPROCESSOR PIPELINE AND METHOD THEREFOR 审中-公开
简体标题：微处理器管线之省电电子设备及其方法 POWER SAVING ELECTRONIC DEVICE IN MICROPROCESSOR PIPELINE AND METHOD THEREFOR
公开(公告)号：TW200705167A
公开(公告)日：2007-02-01
申请号：TW095119819
申请日：2006-06-05
申请人：艾特梅爾公司 ATMEL CORPORATION
发明人：艾瑞克雷諾 ERIK K. RENNO , 歐文史特龍姆 OYVIND STROM
IPC分类号： G06F
CPC分类号： G06F1/3203 , G06F9/30141 , G06F9/3824 , G06F9/3826
摘要：一種於微處理器管線之省電系統及方法。該系統包括一暫存器檔案讀取控制單元,該讀取控制單元係組配來監視來自於該管線之控制/解碼單元之一個或多個輸出,以及監視來自於該管線之一個或多個其它階段之寫入位址。該系統也包括一個或多個讀取抑制單元,其各自具有一輸入、一輸出、及一致能端,該一個或多個讀取抑制單元各自之輸出係耦接至於該管線內部之一暫存器檔案之一獨特暫存器埠。該一個或多個讀取抑制單元各自之輸入係耦接至控制/解碼單元,以及該一個或多個讀取抑制單元各自之致能端係耦接至讀取控制單元之一單獨輸出。
简体摘要：一种于微处理器管线之省电系统及方法。该系统包括一寄存器文档读取控制单元,该读取控制单元系组配来监视来自于该管线之控制/译码单元之一个或多个输出,以及监视来自于该管线之一个或多个其它阶段之写入位址。该系统也包括一个或多个读取抑制单元,其各自具有一输入、一输出、及一致能端,该一个或多个读取抑制单元各自之输出系耦接至于该管线内部之一寄存器文档之一独特寄存器端口。该一个或多个读取抑制单元各自之输入系耦接至控制/译码单元,以及该一个或多个读取抑制单元各自之致能端系耦接至读取控制单元之一单独输出。

9. 发明专利

TWI243332B 二維矩陣處理用的暫存器 REGISTERS FOR 2-D MATRIX PROCESSING 失效
简体标题：二维矩阵处理用的寄存器 REGISTERS FOR 2-D MATRIX PROCESSING
公开(公告)号：TWI243332B
公开(公告)日：2005-11-11
申请号：TW089112946
申请日：2000-06-30
申请人：英特爾公司 INTEL CORPORATION
发明人：喬治.K.陳 GEORGE K. CHEN
IPC分类号： G06F
CPC分类号： G06F9/3001 , G06F9/30032 , G06F9/30098 , G06F9/3012 , G06F9/30141
摘要：一種擁有兩組暫存器的處理器。第一組儲存一資料矩陣，而第二組則儲存資料矩陣位置調換過的副本。當第一組任何列的任何部份經過修改，則第二組置換副本內對應欄的部份也會跟著修改。一種使用兩組暫存器供處理器進行矩陣處理之用的方法包含：將資料矩陣存入第一組暫存器，第一組暫存器擁有第一數量的暫存器，每個暫存器具有第一數量的儲存單元，每個儲存單元儲存一個矩陣元素；以及將資料矩陣置換放入第二組暫存器，第二組暫存器擁有第二數量的暫存器，每個暫存器具有第二數量的儲存單元。該方法也包含參考第一組暫存器之一以便在一列資料矩陣上運作，以及參考第二組暫存器之一以便在一欄資料矩陣上運作。
简体摘要：一种拥有两组寄存器的处理器。第一组存储一数据矩阵，而第二组则存储数据矩阵位置调换过的副本。当第一组任何列的任何部份经过修改，则第二组置换副本内对应栏的部份也会跟着修改。一种使用两组寄存器供处理器进行矩阵处理之用的方法包含：将数据矩阵存入第一组寄存器，第一组寄存器拥有第一数量的寄存器，每个寄存器具有第一数量的存储单元，每个存储单元存储一个矩阵元素；以及将数据矩阵置换放入第二组寄存器，第二组寄存器拥有第二数量的寄存器，每个寄存器具有第二数量的存储单元。该方法也包含参考第一组寄存器之一以便在一列数据矩阵上运作，以及参考第二组寄存器之一以便在一栏数据矩阵上运作。

10. 发明专利

TW200306494A 資料處理系統 DATA PROCESSING SYSTEM 失效
简体标题：数据处理系统 DATA PROCESSING SYSTEM
公开(公告)号：TW200306494A
公开(公告)日：2003-11-16
申请号：TW092107886
申请日：2003-04-07
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.
发明人：馬克杜南登 MARC DURANTON , 羅倫帕斯卡爾 LAURENT PASQUIER , 薇勒利里維利 VALERIE RIVIERRE , 紹勤 QIN ZHAO
IPC分类号： G06F
CPC分类号： G06F9/30141 , G06F9/30112 , G06F9/3012 , G06F9/3885
摘要：本發明係說明一種處理系統，其中包括一計算裝置（至少包括一計算單元（13））、一儲存裝置、及一用以於該儲存裝置與該計算裝置間作交換之系統。為使該交換系統縮小，該儲存裝置包括數個用以儲存字元的暫存器庫（21、22），該交換系統至少包括一與該等每一暫存器庫相關聯之交換裝置（24），及該等計算單元藉由該相關聯的交換裝置與一暫存器庫交換一字元。
简体摘要：本发明系说明一种处理系统，其中包括一计算设备（至少包括一计算单元（13））、一存储设备、及一用以于该存储设备与该计算设备间作交换之系统。为使该交换系统缩小，该存储设备包括数个用以存储字符的寄存器库（21、22），该交换系统至少包括一与该等每一寄存器库相关联之交换设备（24），及该等计算单元借由该相关联的交换设备与一寄存器库交换一字符。

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