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1. 发明专利

TWI619074B 用於資料處理裝置之可配置執行緒排序有权
简体标题：用于数据处理设备之可配置线程排序
公开(公告)号：TWI619074B
公开(公告)日：2018-03-21
申请号：TW103140852
申请日：2014-11-25
申请人： ARM股份有限公司 , ARM LIMITED
发明人：格勞爾提摩西豪萊得 , GLAUERT, TIMOTHY HOLROYD
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/5016 , G06F9/3009 , G06F9/4881 , G06F9/5027

2. 发明专利

TW201741870A 用於在使用共享記憶體資源的記憶體一致性模型內失序載入之鎖定式與同步式方法审中-公开
简体标题：用于在使用共享内存资源的内存一致性模型内失序加载之锁定式与同步式方法
公开(公告)号：TW201741870A
公开(公告)日：2017-12-01
申请号：TW106106345
申请日：2013-06-14
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：艾伯戴爾拉摩翰麥德 , ABDALLAH, MOHAMMAD
IPC分类号： G06F9/30 , G06F9/38 , G06F12/02
CPC分类号： G06F9/30047 , G06F9/3004 , G06F9/3009 , G06F9/3017 , G06F9/383 , G06F9/3834 , G06F9/3851 , G06F9/3855 , G06F12/0815 , G06F12/0862 , G06F12/0886 , G06F2212/6022
摘要：本發明揭示一種在一處理器中使用共享記憶體資源用於記憶體一致性模型內失序載入之鎖定型方法。該方法包含：實施一記憶體資源，其可由複數個核心存取；及實施一存取遮罩，其作用在於追蹤一快取線的哪個字元透過一載入來存取，其中該快取線包含該記憶體資源，其中存取該快取線的一字元時，該載入設定該存取遮罩內的一遮罩位元，且其中該遮罩位元阻擋來自複數個核心的其他載入之存取。該方法更包含：在執行從該等複數個核心至該快取線的後續儲存時，檢查該存取遮罩；及當該部分快取線的後續儲存發現來自該存取遮罩內一載入的一先前遮罩時，導致一錯失預測，其中該後續儲存使用一追蹤暫存器及一執行緒ID暫存器，發信號通知對應該載入的一載入佇列輸入。
简体摘要：本发明揭示一种在一处理器中使用共享内存资源用于内存一致性模型内失序加载之锁定型方法。该方法包含：实施一内存资源，其可由复数个内核存取；及实施一存取遮罩，其作用在于追踪一缓存线的哪个字符透过一加载来存取，其中该缓存线包含该内存资源，其中存取该缓存线的一字符时，该加载设置该存取遮罩内的一遮罩比特，且其中该遮罩比特阻挡来自复数个内核的其他加载之存取。该方法更包含：在运行从该等复数个内核至该缓存线的后续存储时，检查该存取遮罩；及当该部分缓存线的后续存储发现来自该存取遮罩内一加载的一先前遮罩时，导致一错失预测，其中该后续存储使用一追踪寄存器及一线程ID寄存器，发信号通知对应该加载的一加载队列输入。

3. 发明专利

TW201610854A 在電腦中分派多執行緒审中-公开
简体标题：在电脑中分派多线程
公开(公告)号：TW201610854A
公开(公告)日：2016-03-16
申请号：TW104109600
申请日：2015-03-25
申请人：萬國商業機器公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：布撒巴法迪Y , BUSABA, FADI Y. , 費洛馬克S , FARRELL, MARK S. , 海勒麗莎克雷頓 , HELLER, LISA CRANTON
IPC分类号： G06F9/455 , G06F9/30
CPC分类号： G06F9/45558 , G06F9/3009 , G06F9/30189 , G06F9/3851 , G06F9/45533 , G06F9/5077 , G06F2009/4557
摘要：根據一項態樣，一種電腦系統包括一組態，該組態具有經啟用以在一單執行緒(ST)模式及一多執行緒(MT)模式中操作之一機器。此外，該機器包括實體執行緒。該機器經組態以執行一方法，該方法包括發出一開始虛擬執行(開始VE)指令以在核心上分派具有多個邏輯執行緒的一客體實體。該客體實體包括一客體虛擬機(VM)之全部或一部分，且發出係藉由以該ST模式在該核心上的該等實體執行緒中之一者上執行的一主機執行。藉由該機器執行該開始VE指令包括：將該等邏輯執行緒中之每一者映射至該等實體執行緒中之一對應者；用該對應邏輯執行緒之一狀態初始化該等經映射實體執行緒中之每一者；及開始以MT模式在該核心上執行該客體實體。
简体摘要：根据一项态样，一种电脑系统包括一组态，该组态具有经激活以在一单线程(ST)模式及一多线程(MT)模式中操作之一机器。此外，该机器包括实体线程。该机器经组态以运行一方法，该方法包括发出一开始虚拟运行(开始VE)指令以在内核上分派具有多个逻辑线程的一客体实体。该客体实体包括一客体虚拟机(VM)之全部或一部分，且发出系借由以该ST模式在该内核上的该等实体线程中之一者上运行的一主机运行。借由该机器运行该开始VE指令包括：将该等逻辑线程中之每一者映射至该等实体线程中之一对应者；用该对应逻辑线程之一状态初始化该等经映射实体线程中之每一者；及开始以MT模式在该内核上运行该客体实体。

4. 发明专利

TW201610836A 執行緒暫停處理器、方法、系統與指令审中-公开
简体标题：线程暂停处理器、方法、系统与指令
公开(公告)号：TW201610836A
公开(公告)日：2016-03-16
申请号：TW104119283
申请日：2015-06-15
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：瑞柏波特里瑚 , RAPPOPORT, LIHU , 史博柏澤夫 , SPERBER, ZEEV , 米夏里麥可 , MISHAELI, MICHAEL , 休瓦茲曼史丹尼斯拉法 , SHWARTSMAN, STANISLAV , 馬可夫斯基勒夫 , MAKOVSKY, LEV , 佑阿茲阿迪 , YOAZ, ADI , 雷維歐法 , LEVY, OFER
IPC分类号： G06F9/22 , G06F9/30
CPC分类号： G06F9/3851 , G06F9/3009
摘要：一種態樣的處理器包括解碼單元，用以從第一執行緒解碼執行緒暫停指令。處理器的後端部分係與解碼單元耦接。處理器的後端部分回應於執行緒暫停指令而用以暫停處理用於執行之第一執行緒的後續指令。後續指令在執行緒暫停指令之後依程式順序發生。除了執行緒暫停指令以外，後端部分回應於執行緒暫停指令而也用以保持處理器之至少大多數的後端部分清空第一執行緒的指令達一段預定時間。大多數可能包括複數個執行單元和指令佇列單元。
简体摘要：一种态样的处理器包括译码单元，用以从第一线程译码线程暂停指令。处理器的后端部分系与译码单元耦接。处理器的后端部分回应于线程暂停指令而用以暂停处理用于运行之第一线程的后续指令。后续指令在线程暂停指令之后依进程顺序发生。除了线程暂停指令以外，后端部分回应于线程暂停指令而也用以保持处理器之至少大多数的后端部分清空第一线程的指令达一段预定时间。大多数可能包括复数个运行单元和指令队列单元。

5. 发明专利

TW201337747A 來源運算元收集器快取的方法和裝置审中-公开
简体标题：来源算子收集器缓存的方法和设备
公开(公告)号：TW201337747A
公开(公告)日：2013-09-16
申请号：TW101145702
申请日：2012-12-05
申请人：輝達公司 , NVIDIA CORPORATION
发明人：肖凱特傑克希萊爾 , CHOQUETTE, JACK HILAIRE , 高索曼紐爾奧利維爾 , GAUTHO, MANUEL OLIVIER , 林德霍爾姆約翰艾利克 , LINDHOLM, JOHN ERIK
IPC分类号： G06F9/30
CPC分类号： G06F9/3009 , G06F9/3012 , G06F9/3832
摘要：本發明提供來源運算元收集器快取的方法和裝置在一具體實施例中，一處理器包括一暫存器檔案，其可被耦合至儲存元件(即一運算元收集器)以提供輸入至該處理器核心的該資料路徑來執行一指令。為了降低該暫存器檔案和該運算元收集器之間的頻寬，運算元可被快取，並在後續的指令中重新使用。一排程單元維持一快取表，其用於監視那些暫存器值目前儲存在該運算元收集器中。該排程單元亦可設置該運算元收集器來選擇耦合至一給定指令的該資料路徑的該等輸入之該等特定儲存元件。
简体摘要：本发明提供来源算子收集器缓存的方法和设备在一具体实施例中，一处理器包括一寄存器文档，其可被耦合至存储组件(即一算子收集器)以提供输入至该处理器内核的该数据路径来运行一指令。为了降低该寄存器文档和该算子收集器之间的带宽，算子可被缓存，并在后续的指令中重新使用。一调度单元维持一缓存表，其用于监视那些寄存器值目前存储在该算子收集器中。该调度单元亦可设置该算子收集器来选择耦合至一给定指令的该数据路径的该等输入之该等特定存储组件。

6. 发明专利

TW201203111A 增加程式碼平行度之硬體協助執行緒 HARDWARE ASSIST THREAD FOR INCREASING CODE PARALLELISM 审中-公开
简体标题：增加代码平行度之硬件协助线程 HARDWARE ASSIST THREAD FOR INCREASING CODE PARALLELISM
公开(公告)号：TW201203111A
公开(公告)日：2012-01-16
申请号：TW100115992
申请日：2011-05-06
申请人：萬國商業機器公司
发明人：霍爾羅納德P , 列鴻Q , 西維拉保羅E , 辛哈洛巴拉蘭
IPC分类号： G06F
CPC分类号： G06F9/3851 , G06F9/3009 , G06F9/30101 , G06F9/30149 , G06F9/30189
摘要：本發明提供將一工作量自一主執行緒卸載至一協助執行緒之機制。該等機制在該資料處理系統之一處理器之一提取單元中接收一主執行緒之一協助執行緒分支(branch-to-assist-thread)指令。該協助執行緒分支指令通知該處理器之硬體來尋找已產生的(spawned)、待用作一協助執行緒之一閒置執行緒。硬體實施之普遍執行緒控制邏輯決定一或更多條已產生之閒置執行緒是否可用作一協助執行緒。若決定一或更多條已產生的閒置執行緒可用作一協助執行緒，則該硬體實施之普遍執行緒控制邏輯自該一或更多條已產生的閒置執行緒，選擇一閒置執行緒，以進而提供該協助執行緒。另外，該硬體實施之普遍執行緒控制邏輯將該主執行緒之一工作量之一部分卸載至該協助執行緒。
简体摘要：本发明提供将一工作量自一主线程卸载至一协助线程之机制。该等机制在该数据处理系统之一处理器之一提取单元中接收一主线程之一协助线程分支(branch-to-assist-thread)指令。该协助线程分支指令通知该处理器之硬件来寻找已产生的(spawned)、待用作一协助线程之一闲置线程。硬件实施之普遍线程控制逻辑决定一或更多条已产生之闲置线程是否可用作一协助线程。若决定一或更多条已产生的闲置线程可用作一协助线程，则该硬件实施之普遍线程控制逻辑自该一或更多条已产生的闲置线程，选择一闲置线程，以进而提供该协助线程。另外，该硬件实施之普遍线程控制逻辑将该主线程之一工作量之一部分卸载至该协助线程。

7. 发明专利

TW201009574A 使用於一多執行緒資料處理系統之除錯指令 DEBUG INSTRUCTION FOR USE IN A MULTI-THREADED DATA PROCESSING SYSTEM 审中-公开
简体标题：使用于一多线程数据处理系统之调试指令 DEBUG INSTRUCTION FOR USE IN A MULTI-THREADED DATA PROCESSING SYSTEM
公开(公告)号：TW201009574A
公开(公告)日：2010-03-01
申请号：TW098119969
申请日：2009-06-15
申请人：飛思卡爾半導體公司
发明人：莫伊爾威廉C , 史奈德麥可D , 威森杭特蓋瑞L
IPC分类号： G06F
CPC分类号： G06F9/3005 , G06F9/3009 , G06F11/3648
摘要：本發明提供一種供用於一資料處理系統(10)之方法，該資料處理系統包括一經組態以執行對應於一第一執行緒之一第一組指令及對應於一第二執行緒之一第二組指令之處理器(12)。該方法包括在執行該第一組指令時回應於一除錯相關指令由該第一執行緒之執行，產生一除錯事件以供由該第二執行緒處理，其中處理該除錯事件包括導致與該處理器相關之一停止作業。
简体摘要：本发明提供一种供用于一数据处理系统(10)之方法，该数据处理系统包括一经组态以运行对应于一第一线程之一第一组指令及对应于一第二线程之一第二组指令之处理器(12)。该方法包括在运行该第一组指令时回应于一调试相关指令由该第一线程之运行，产生一调试事件以供由该第二线程处理，其中处理该调试事件包括导致与该处理器相关之一停止作业。

8. 发明专利

TW200532564A 具有被動執行緖與主動旗號之處理架構 PROCESSING ARCHITECTURE HAVING PASSIVE THREADS AND ACTIVE SEMAPHORES 审中-公开
简体标题：具有被动运行緖与主动旗号之处理架构 PROCESSING ARCHITECTURE HAVING PASSIVE THREADS AND ACTIVE SEMAPHORES
公开(公告)号：TW200532564A
公开(公告)日：2005-10-01
申请号：TW093140776
申请日：2004-12-27
申请人：英特爾公司 INTEL CORPORATION
发明人：江宏 JIANG, HONG , 皮亞薩湯瑪斯A. PIAZZA, THOMAS A.
IPC分类号： G06F
CPC分类号： G06F9/52 , G06F9/3004 , G06F9/30087 , G06F9/3009 , G06F9/3851 , G06F9/526
摘要：多重並列被動指令執行緒使用「主動」旗號協力存取共享資源。旗號被稱作為主動，原因在於旗號發送訊息給執行電路及／或控制電路來造成一執行緒之狀態改變。一執行緒可藉一執行緒排程器回應於一未經分辨之相依性(可由一旗號指示)而被置於不作用狀態。對應於該相依性之執行緒狀態變數用來指示該執行緒係於不作用模式。當相依性被分辨時，一訊息送至控制電路，造成相依性變數變清楚。回應於清楚之相依性變數，該執行緒被置於作用狀態。可於作用狀態之執行緒進行執行動作。
简体摘要：多重并列被动指令线程使用“主动”旗号协力存取共享资源。旗号被称作为主动，原因在于旗号发送消息给运行电路及／或控制电路来造成一线程之状态改变。一线程可藉一线程调度器回应于一未经分辨之相依性(可由一旗号指示)而被置于不作用状态。对应于该相依性之线程状态变量用来指示该线程系于不作用模式。当相依性被分辨时，一消息送至控制电路，造成相依性变量变清楚。回应于清楚之相依性变量，该线程被置于作用状态。可于作用状态之线程进行运行动作。

9. 发明专利

TWI237788B 流水線電腦處理器之內文執行 CONTEXT EXECUTION IN A PIPELINED COMPUTER PROCESSOR 失效
简体标题：流水线电脑处理器之内文运行 CONTEXT EXECUTION IN A PIPELINED COMPUTER PROCESSOR
公开(公告)号：TWI237788B
公开(公告)日：2005-08-11
申请号：TW091133619
申请日：2002-11-18
申请人：英特爾公司 INTEL CORPORATION
发明人：約翰A. 韋司諾斯基 JOHN A. WISHNEUSKY
IPC分类号： G06F
CPC分类号： G06F9/3009 , G06F9/3851
摘要：本發明揭示一種執行多重指令內文之處理系統，其包含：一指令記憶體，其用以儲存該系統所執行的指令；一處理器單元，其以流水線方式執行該等指令；複數個內文暫存器，其用以儲存欲執行的內文之指令及指令位址；以及擷取邏輯(fetch logic)其用以在處理器單元的每個執行循環中，從其中一個內文暫存器選擇位址以及從一第二內文暫存器選擇指令，該兩項操作實質上係同時進行。
简体摘要：本发明揭示一种运行多重指令内文之处理系统，其包含：一指令内存，其用以存储该系统所运行的指令；一处理器单元，其以流水线方式运行该等指令；复数个内文寄存器，其用以存储欲运行的内文之指令及指令位址；以及截取逻辑(fetch logic)其用以在处理器单元的每个运行循环中，从其中一个内文寄存器选择位址以及从一第二内文寄存器选择指令，该两项操作实质上系同时进行。

10. 发明专利

TW432327B 於多線處理器中改變線程優先順序有权
简体标题：于多线处理器中改变线程优先级
公开(公告)号：TW432327B
公开(公告)日：2001-05-01
申请号：TW087117329
申请日：1998-10-20
申请人：萬國商業機器公司
发明人：約翰麥可百克漢格 , 威廉湯瑪斯佛恩 , 安德魯漢瑞瓦瑞格
IPC分类号： G06F
CPC分类号： G06F9/4843 , G06F9/3009 , G06F9/3851
摘要：一種在一資料處理系統中用以執行電腦處理運算之系統及方法，包括一多線處理器及線程切換邏輯。多線處理器能在可獨立執行之二或更多個線程指令之間切換。各線程依其執行狀態而在一線程狀態暫存器中有一對應狀態。線程切換邏輯包含一線程切換控制暫存器以儲存一線程切換會發生之諸情況。線程切換邏輯具有一暫停暫存器，當多線處理器中主動線程之執行超過一可程式時段時，即強制一線程切換。線程切換邏輯也具有一向前進行計數暫存器以防止多線處理器中線程間之重覆性線程切換。線程切換邏輯也回應能改變不同線程優先順序之軟體管理器，並且因此優先順序高於線程切換事件。
简体摘要：一种在一数据处理系统中用以运行电脑处理运算之系统及方法，包括一多线处理器及线程切换逻辑。多线处理器能在可独立运行之二或更多个线程指令之间切换。各线程依其运行状态而在一线程状态寄存器中有一对应状态。线程切换逻辑包含一线程切换控制寄存器以存储一线程切换会发生之诸情况。线程切换逻辑具有一暂停寄存器，当多线处理器中主动线程之运行超过一可进程时段时，即强制一线程切换。线程切换逻辑也具有一向前进行计数寄存器以防止多线处理器中线程间之重复性线程切换。线程切换逻辑也回应能改变不同线程优先级之软件管理器，并且因此优先级高于线程切换事件。

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