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1. 发明专利

TWI622055B 適用於儲存資訊之使用一能夠執行NVM及DRAM兩者功能之記憶體的方法及設備有权
简体标题：适用于存储信息之使用一能够运行NVM及DRAM两者功能之内存的方法及设备
公开(公告)号：TWI622055B
公开(公告)日：2018-04-21
申请号：TW104131665
申请日：2015-09-24
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： G11C7/10
CPC分类号： G11C14/0009

2. 发明专利

TW201703237A 三維雙密度反及快閃記憶體审中-公开
简体标题：三维双密度反及闪存
公开(公告)号：TW201703237A
公开(公告)日：2017-01-16
申请号：TW105109685
申请日：2016-03-28
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , G11C11/5621 , G11C16/0475 , G11C16/0483 , H01L23/525 , H01L27/11565 , H01L27/1157
摘要：本發明揭露一種三維雙密度反及快閃記憶體。就其中一個觀點，本發明之三維堆疊結構係由字元線層以及分離字元線層之絕緣層所構成，三維堆疊結構包括特定數目之複數個字元線層。三維堆疊結構還包括反及記憶體串陣列，其沉積於三維堆疊結構中，並垂直於三維堆疊結構之上表面。每一反及記憶體串包括一電荷捕陷層，其延伸穿過上述特定數目之字元線層。三維堆疊結構還包括穿過三維堆疊結構之一或多條狹縫，狹縫係分離每一該字元線層以形成複數個字元線區。在每一字元線層中，每一反及記憶體串之電荷捕陷層係耦合二字元線區，以形成二電荷捕陷區，使得每一字元線層中可儲存二資料位元。
简体摘要：本发明揭露一种三维双密度反及闪存。就其中一个观点，本发明之三维堆栈结构系由字符线层以及分离字符线层之绝缘层所构成，三维堆栈结构包括特定数目之复数个字符线层。三维堆栈结构还包括反及内存串数组，其沉积于三维堆栈结构中，并垂直于三维堆栈结构之上表面。每一反及内存串包括一电荷捕陷层，其延伸穿过上述特定数目之字符线层。三维堆栈结构还包括穿过三维堆栈结构之一或多条狭缝，狭缝系分离每一该字符线层以形成复数个字符线区。在每一字符线层中，每一反及内存串之电荷捕陷层系耦合二字符线区，以形成二电荷捕陷区，使得每一字符线层中可存储二数据比特。

3. 发明专利

TW201621670A 非揮發性記憶體之多頁編程寫入方法與裝置审中-公开
简体标题：非挥发性内存之多页编程写入方法与设备
公开(公告)号：TW201621670A
公开(公告)日：2016-06-16
申请号：TW104129437
申请日：2015-09-04
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： G06F12/06 , G11C16/06
CPC分类号： G11C16/10 , G11C7/1039 , G11C16/08 , G11C16/16 , G11C16/32
摘要：本發明揭露一種非揮發性記憶體之多頁編程寫入方法與裝置。就其中一個觀點，此方法可以啟動第一汲選擇性閘極(DSG)訊號。回應上述第一汲選擇性閘極訊號之啟動，於第一時脈週期中，從位線(BL)載入第一資料至第一非揮發性記憶體區塊的非揮發性記憶體頁面之後，關閉第一汲選擇性閘極(DSG)訊號。接著，啟動第二汲選擇性閘極(DSG)訊號，從位線(BL)載入第二資料至第二非揮發性記憶體區塊的非揮發性記憶體頁面。第一資料和第二資料係同時分別寫入第一非揮發性記憶體區塊和第二非揮發性記憶體區塊中。
简体摘要：本发明揭露一种非挥发性内存之多页编程写入方法与设备。就其中一个观点，此方法可以启动第一汲选择性闸极(DSG)信号。回应上述第一汲选择性闸极信号之启动，于第一时脉周期中，从位线(BL)加载第一数据至第一非挥发性内存区块的非挥发性内存页面之后，关闭第一汲选择性闸极(DSG)信号。接着，启动第二汲选择性闸极(DSG)信号，从位线(BL)加载第二数据至第二非挥发性内存区块的非挥发性内存页面。第一数据和第二数据系同时分别写入第一非挥发性内存区块和第二非挥发性内存区块中。

4. 发明专利

TW201629955A 用於提供三維整合揮發記憶體與動態隨機存取記憶體之記憶裝置之方法與設備审中-公开
简体标题：用于提供三维集成挥发内存与动态随机存取内存之记忆设备之方法与设备
公开(公告)号：TW201629955A
公开(公告)日：2016-08-16
申请号：TW104135120
申请日：2015-10-26
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： G11C7/10 , H01L21/30 , H01L23/48
CPC分类号： H01L23/48 , G11C14/0018 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C2216/14 , G11C2216/18 , H01L27/105 , H01L27/10808 , H01L27/11582 , H01L2924/0002 , H01L2924/00
摘要：一種記憶系統，係使用呈堆疊構型排列之混合式揮發與非揮發記憶裝置而可儲存資訊。一方面，該記憶系統包括多個記憶元件、一汲極選擇閘極(DSG)電晶體以及一電容元件。於一實例中，每一記憶元件包括一源極端、一閘極端、一汲極端以及一非揮發單元。該等記憶元件係以串接形式排列，且該等記憶元件係連接於源極端與汲極端之間。該DSG電晶體之汲極端係耦合於一記憶元件之源極端，且該DSG電晶體之閘極端則係耦合於一DSG訊號。該電容元件之汲極端係耦合於該DSG電晶體之源極端。該電容元件係構型以執行動態隨機存取記憶體(DRAM)功能。
简体摘要：一种记忆系统，系使用呈堆栈构型排列之混合式挥发与非挥发记忆设备而可存储信息。一方面，该记忆系统包括多个记忆组件、一汲极选择闸极(DSG)晶体管以及一电容组件。于一实例中，每一记忆组件包括一源极端、一闸极端、一汲极端以及一非挥发单元。该等记忆组件系以串接形式排列，且该等记忆组件系连接于源极端与汲极端之间。该DSG晶体管之汲极端系耦合于一记忆组件之源极端，且该DSG晶体管之闸极端则系耦合于一DSG信号。该电容组件之汲极端系耦合于该DSG晶体管之源极端。该电容组件系构型以运行动态随机存取内存(DRAM)功能。

5. 发明专利

TW201629954A 適用於儲存資訊之使用一能夠執行NVM及DRAM兩者功能之記憶體的方法及設備审中-公开
简体标题：适用于存储信息之使用一能够运行NVM及DRAM两者功能之内存的方法及设备
公开(公告)号：TW201629954A
公开(公告)日：2016-08-16
申请号：TW104131665
申请日：2015-09-24
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： G11C7/10
CPC分类号： G11C14/0009
摘要：一種能夠使用晶載(on-chip)動態隨機存取記憶(「DRAM」)與非揮發性記憶體(「NVM」)兩者來儲存資料之記憶裝置。根據一個觀點，該記憶裝置係包括NVM格、字線(「WLs」)、一格通道、及一DRAM模式選擇。該NVM格係能夠持續地保留資訊；以及該等WLs係建構成選擇該NVM格的一個為待被存取的。在一個具體實例，該格通道係建構成：該NVM格相互連接而形成一NVM串。當該DRAM模式選擇為有效時，該DRAM模式選擇係能夠暫時地將資料儲存在該格通道。
简体摘要：一种能够使用晶载(on-chip)动态随机存取记忆(“DRAM”)与非挥发性内存(“NVM”)两者来存储数据之记忆设备。根据一个观点，该记忆设备系包括NVM格、字线(“WLs”)、一格信道、及一DRAM模式选择。该NVM格系能够持续地保留信息；以及该等WLs系建构成选择该NVM格的一个为待被存取的。在一个具体实例，该格信道系建构成：该NVM格相互连接而形成一NVM串。当该DRAM模式选择为有效时，该DRAM模式选择系能够暂时地将数据存储在该格信道。

6. 发明专利

TW201626388A 用以提供使用SRAM及非揮發性記憶體裝置的多頁讀寫之方法及設備审中-公开
简体标题：用以提供使用SRAM及非挥发性内存设备的多页读写之方法及设备
公开(公告)号：TW201626388A
公开(公告)日：2016-07-16
申请号：TW104130504
申请日：2015-09-15
申请人： NEO半導體股份有限公司 , NEO SEMICONDUCTOR, INC.
发明人：許富菖 , HSU, FU-CHANG
IPC分类号： G11C11/419 , G11C14/00 , G11C16/04 , G11C16/10
CPC分类号： G11C14/0063 , G11C11/005 , G11C11/419 , G11C16/0483 , G11C16/10
摘要：一種記憶裝置，其係包括靜態隨機存取記憶體 (「SRAM」) 電路、及一第一非揮發性記憶體 (「NVM」)串、一第二NVM串、一第一及一第二汲極選擇閘極 (「DSGs」)。該SRAM電路係能夠暫時地儲存回應於位元線 (「BL」)資訊的資訊，其係耦接於該SRAM電路之輸入終端。該第一NVM串係具有至少一非揮發性記憶體單元且係耦接於該SRAM之該輸出終端。該第一DSG係可操作地控制：將該SRAM之該輸出終端的資訊儲存至該第一非揮發性記憶體之時序。該第二NVM串係具有至少一非揮發性記憶體單元且係耦接於該SRAM之該輸出終端。該第二DSG係用以控制：將該SRAM之該輸出終端的資訊儲存至該第二非揮發性記憶體串之時序。
简体摘要：一种记忆设备，其系包括静态随机存取内存 (“SRAM”) 电路、及一第一非挥发性内存 (“NVM”)串、一第二NVM串、一第一及一第二汲极选择闸极 (“DSGs”)。该SRAM电路系能够暂时地存储回应于比特线 (“BL”)信息的信息，其系耦接于该SRAM电路之输入终端。该第一NVM串系具有至少一非挥发性内存单元且系耦接于该SRAM之该输出终端。该第一DSG系可操作地控制：将该SRAM之该输出终端的信息存储至该第一非挥发性内存之时序。该第二NVM串系具有至少一非挥发性内存单元且系耦接于该SRAM之该输出终端。该第二DSG系用以控制：将该SRAM之该输出终端的信息存储至该第二非挥发性内存串之时序。

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