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1. 发明专利

TW200304649A 半導體記憶裝置與半導體記憶裝置之控制方法 SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME 审中-公开
简体标题：半导体记忆设备与半导体记忆设备之控制方法 SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME
公开(公告)号：TW200304649A
公开(公告)日：2003-10-01
申请号：TW092105735
申请日：2003-03-14
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI , 廣田卓哉 HIROTA, TAKUYA , 中川敦 NAKAGAWA, ATSUSHI
IPC分类号： G11C
CPC分类号： G11C5/145 , G11C5/147 , G11C11/4074 , G11C11/4085 , G11C2207/2227 , H03K5/133
摘要：以相對低電壓之電源電壓（VDD）驅動單元核心部（20）及其週邊電路（10），供給於單元核心部（20）之字線（15）等之控制信號之升壓電壓（VBOOST），係非取決於電源電壓（VDD）之定電壓，感測放大器（14）使位元線（16）之高位側電壓放大至電源電壓（VDD），產生規定由週邊電路（10）往單元核心部（20）之控制信號遷移時序，及／或，上述控制信號脈寬的信號之電路，係利用具有對所供給之電源電壓的降低，延遲時間縮短之特性的延遲電路（11）作信號之延遲。
简体摘要：以相对低电压之电源电压（VDD）驱动单元内核部（20）及其周边电路（10），供给於单元内核部（20）之字线（15）等之控制信号之升压电压（VBOOST），系非取决于电源电压（VDD）之定电压，传感放大器（14）使比特线（16）之高位侧电压放大至电源电压（VDD），产生规定由周边电路（10）往单元内核部（20）之控制信号迁移时序，及／或，上述控制信号脉宽的信号之电路，系利用具有对所供给之电源电压的降低，延迟时间缩短之特性的延迟电路（11）作信号之延迟。

2. 发明专利

TW579522B 半導體記憶裝置及其更新控制方法失效
简体标题：半导体记忆设备及其更新控制方法
公开(公告)号：TW579522B
公开(公告)日：2004-03-11
申请号：TW091137805
申请日：2002-12-27
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI , 廣田卓哉 HIROTA, TAKUYA , 小松憲明 KOMATSU, NORIAKI , 中川敦 NAKAGAWA, ATSUSHI , 高野將 TAKANO, SUSUMU , 吉田昌弘 YOSHIDA, MASAHIRO , 稻葉秀雄 INABA ,HIDEO , 鳥毛裕二 TORIGE, YUUJI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406
摘要：依更新計時器週期性更新記憶單元，並避免記憶存取及記憶更新之衝突。
作記憶存取時，以由OS電路161而來之單發脈衝設定 F/F 163，透過NOR閘167將記憶存取要求輸入於記憶存取用脈衝產生電路171，輸出閂鎖控制信號LC及賦能信號 REN。由更新計時器而來之更新要求於輸入AND閘168時若係在記憶存取當中，則NOR閘167之輸出為"L"位準，更新要求為AND閘168所阻止。然後，當閂鎖控制信號LC成為"L"位準之時間點F/F 163、164、165經重設，NOR閘167之輸出成為"H"位準，更新要求輸入於更新用脈衝產生電路170，輸出更新賦能信號RERF。伍、(一)、本案代表圖為：第___4___圖
(二)、本案代表圖之元件代表符號簡單說明：
161 單發脈衝產生電路
162 更新要求產生電路
163、164、165 閂鎖電路
166 延遲電路
167 NOR閘
168 AND閘
169 反向器
170 更新用脈衝產生電路
171 記憶存取用脈衝產生電路
简体摘要：依更新计时器周期性更新记忆单元，并避免记忆存取及记忆更新之冲突。作记忆存取时，以由OS电路161而来之单发脉冲设置 F/F 163，透过NOR闸167将记忆存取要求输入于记忆存取用脉冲产生电路171，输出闩锁控制信号LC及赋能信号 REN。由更新计时器而来之更新要求于输入AND闸168时若系在记忆存取当中，则NOR闸167之输出为"L"位准，更新要求为AND闸168所阻止。然后，当闩锁控制信号LC成为"L"位准之时间点F/F 163、164、165经重设，NOR闸167之输出成为"H"位准，更新要求输入于更新用脉冲产生电路170，输出更新赋能信号RERF。伍、(一)、本案代表图为：第___4___图 (二)、本案代表图之组件代表符号简单说明： 161 单发脉冲产生电路 162 更新要求产生电路 163、164、165 闩锁电路 166 延迟电路 167 NOR闸 168 AND闸 169 反向器 170 更新用脉冲产生电路 171 记忆存取用脉冲产生电路

3. 发明专利

TW200301900A 半導體記憶裝置及其更新控制方法 SEMICONDUCTOR MEMORY DEVICE AND ITS REFRESH CONTROL METHOD 失效
简体标题：半导体记忆设备及其更新控制方法 SEMICONDUCTOR MEMORY DEVICE AND ITS REFRESH CONTROL METHOD
公开(公告)号：TW200301900A
公开(公告)日：2003-07-16
申请号：TW091137805
申请日：2002-12-27
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI , 廣田卓哉 HIROTA, TAKUYA , 小松憲明 KOMATSU NORIAKI , 中川敦 NAKAGAWA, ATSUSHI , 高野將 TAKANO, SUSUMU , 吉田昌弘 YOSHIDA, MASAHIRO , 稻葉秀雄 INABA ,HIDEO , 鳥毛裕二 TORIGE, YUUJI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406
摘要：依更新計時器週期性更新記憶單元，並避免記憶存取及記憶更新之衝突。作記憶存取時，以由OS電路161而來之單發脈衝設定F/F 163，透過NOR閘167將記憶存取要求輸入於記憶存取用脈衝產生電路171，輸出閂鎖控制信號LC及賦能信號REN。由更新計時器而來之更新要求於輸入AND閘168時若係在記憶存取當中，則NOR閘167之輸出為"L"位準，更新要求為AND閘168所阻止。然後，當閂鎖控制信號LC成為"L"位準之時間點F/F 163、164、165經重設，NOR閘167之輸出成為"H"位準，更新要求輸入於更新用脈衝產生電路170，輸出更新賦能信號RERF。
简体摘要：依更新计时器周期性更新记忆单元，并避免记忆存取及记忆更新之冲突。作记忆存取时，以由OS电路161而来之单发脉冲设置F/F 163，透过NOR闸167将记忆存取要求输入于记忆存取用脉冲产生电路171，输出闩锁控制信号LC及赋能信号REN。由更新计时器而来之更新要求于输入AND闸168时若系在记忆存取当中，则NOR闸167之输出为"L"位准，更新要求为AND闸168所阻止。然后，当闩锁控制信号LC成为"L"位准之时间点F/F 163、164、165经重设，NOR闸167之输出成为"H"位准，更新要求输入于更新用脉冲产生电路170，输出更新赋能信号RERF。

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