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1. 发明专利

TW201627889A 具有共用處理邏輯之數位貨幣採礦電路审中-公开
简体标题：具有共享处理逻辑之数码货币采矿电路
公开(公告)号：TW201627889A
公开(公告)日：2016-08-01
申请号：TW104134986
申请日：2015-10-23
申请人： 21公司 , 21, INC.
发明人：奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 費露丹尼爾 , FIRU, DANIEL , 迪瑞哥奈吉爾 , DREGO, NIGEL
IPC分类号： G06F17/30 , G06Q20/06 , H04L9/14 , H04L9/28
CPC分类号： G06F17/30539 , G06F17/30864 , G06Q20/06 , G06Q20/3678 , G06Q20/3827 , G06Q40/04 , H04L9/0643 , H04L9/3236 , H04L2209/30 , H04L2209/38
摘要：一種積體電路可具備加密貨幣採礦能力。該積體電路可包含控制電路及並行完成一安全雜湊演算法256(SHA-256)函數之若干個處理核心。可在多個處理核心之間共用邏輯電路。每一處理核心可基於一雜湊輸入及訊息字輸入而執行密碼編譯雜湊運算之順序回合。該控制電路可控制該等處理核心以在不同搜尋空間內完成該SHA-256函數。該共用邏輯電路可針對多個處理核心執行該等順序回合之一子集。若期望，則該共用邏輯電路可跨越多個處理核心產生用於該等順序回合中之某些回合之訊息字輸入。藉由跨越核心共用邏輯電路，可相對於其中僅使用專用邏輯形成該等核心之情景改良晶片面積耗用及功率效率。
简体摘要：一种集成电路可具备加密货币采矿能力。该集成电路可包含控制电路及并行完成一安全散列算法256(SHA-256)函数之若干个处理内核。可在多个处理内核之间共享逻辑电路。每一处理内核可基于一散列输入及消息字输入而运行密码编译散列运算之顺序回合。该控制电路可控制该等处理内核以在不同搜索空间内完成该SHA-256函数。该共享逻辑电路可针对多个处理内核运行该等顺序回合之一子集。若期望，则该共享逻辑电路可跨越多个处理内核产生用于该等顺序回合中之某些回合之消息字输入。借由跨越内核共享逻辑电路，可相对于其中仅使用专用逻辑形成该等内核之情景改良芯片面积耗用及功率效率。

2. 发明专利

TW201602933A 數位貨幣探勘電路审中-公开
简体标题：数码货币探勘电路
公开(公告)号：TW201602933A
公开(公告)日：2016-01-16
申请号：TW104111989
申请日：2015-04-14
申请人： 21公司 , 21, INC.
发明人：帕克馬修 , PAUKER, MATTHEW , 迪瑞哥奈吉爾 , DREGO, NIGEL , 奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 費露丹尼爾 , FIRU, DANIEL
IPC分类号： G06Q20/22 , G06Q20/40
CPC分类号： G06Q20/3827 , G06Q20/02 , G06Q20/0655 , G06Q20/3674 , G06Q20/3678 , G06Q20/3829 , G06Q20/401 , G06Q2220/00 , H04L9/3242 , H04L2209/56
摘要：探勘電路可用於藉由計算一密碼編譯謎題之解來探勘數位貨幣，諸如比特幣。該密碼編譯謎題之一解之成功計算可提供該數位貨幣之一獎勵。該探勘電路可在一第一數位錢包與一第二數位錢包之間分割該探勘獎勵。該第一數位錢包可為使用者提供的，而該第二數位錢包可被硬編碼至專用探勘電路中。該探勘電路可包含控制電路及多個處理核心電路。該控制電路可控制該等處理核心以經由對該密碼編譯謎題之可能輸入之徹底搜尋來解算該密碼編譯謎題。
简体摘要：探勘电路可用于借由计算一密码编译谜题之解来探勘数码货币，诸如比特币。该密码编译谜题之一解之成功计算可提供该数码货币之一奖励。该探勘电路可在一第一数码钱包与一第二数码钱包之间分割该探勘奖励。该第一数码钱包可为用户提供的，而该第二数码钱包可被硬编码至专用探勘电路中。该探勘电路可包含控制电路及多个处理内核电路。该控制电路可控制该等处理内核以经由对该密码编译谜题之可能输入之彻底搜索来解算该密码编译谜题。

3. 发明专利

TW201629814A 用於有彈性地最佳化處理電路效率之系統與方法审中-公开
简体标题：用于有弹性地最优化处理电路效率之系统与方法
公开(公告)号：TW201629814A
公开(公告)日：2016-08-16
申请号：TW104134108
申请日：2015-10-16
申请人： 21公司 , 21, INC.
发明人：奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 費露丹尼爾 , FIRU, DANIEL , 迪瑞哥奈吉爾 , DREGO, NIGEL
IPC分类号： G06F17/50
CPC分类号： G06F17/5045 , G06F17/505 , G06F17/5072 , G06F2217/08 , G06F2217/62
摘要：電路設計設備可設計用於一電路之邏輯。該設計設備可發現該電路之最佳化設計約束及一最佳化時脈信號頻率。該設計設備可將所發現之該最佳化時脈信號頻率及該等設計約束輸出至用於製作該對應電路之電路製作設備。該設計設備可藉由用不同時脈信號頻率及不同設計約束值填充一成本函數而發現該最佳化時脈信號頻率及該等設計約束。舉例而言，該成本函數可係一個多維表面。該設計設備可識別該成本函數之一全域最小值且可將對應於該全域最小值之時脈信號頻率及設計約束值識別為提供至電路製作設備之該最佳化時脈頻率及該等最佳化設計約束。該製作設備可製作該電路以實施該等最佳化設計約束值及該時脈頻率。
简体摘要：电路设计设备可设计用于一电路之逻辑。该设计设备可发现该电路之最优化设计约束及一最优化时脉信号频率。该设计设备可将所发现之该最优化时脉信号频率及该等设计约束输出至用于制作该对应电路之电路制作设备。该设计设备可借由用不同时脉信号频率及不同设计约束值填充一成本函数而发现该最优化时脉信号频率及该等设计约束。举例而言，该成本函数可系一个多维表面。该设计设备可识别该成本函数之一全域最小值且可将对应于该全域最小值之时脉信号频率及设计约束值识别为提供至电路制作设备之该最优化时钟频率及该等最优化设计约束。该制作设备可制作该电路以实施该等最优化设计约束值及该时钟频率。

4. 发明专利

TW201626717A 具有減少的動態功率消耗之循序邏輯電路审中-公开
简体标题：具有减少的动态功率消耗之循序逻辑电路
公开(公告)号：TW201626717A
公开(公告)日：2016-07-16
申请号：TW104134113
申请日：2015-10-16
申请人： 21公司 , 21, INC.
发明人：費露丹尼爾 , FIRU, DANIEL , 奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 迪瑞哥奈吉爾 , DREGO, NIGEL
IPC分类号： H03K3/356 , G05B19/045 , H03K19/00 , H04L9/06
CPC分类号： G05B19/045 , H03K3/356 , H03K19/0016 , H04L9/0643 , H04L2209/12 , H04L2209/56
摘要：形成於積體電路上之數位系統可包含循序邏輯電路。循序邏輯電路可形成記錄不同邏輯狀態之有限狀態機之至少部分。循序邏輯電路可包含在依不同位準進行計時時各將位元鎖存至其等各自輸出端上之第一鎖存電路及第二鎖存電路。第一鎖存電路可輸出第一位元。組合邏輯電路可分佈於第一鎖存電路之兩側上，使得插置於第一鎖存電路與第二鎖存電路之間的組合邏輯電路至少基於第一位元而產生第二位元。第一位元及第二位元可記錄循序邏輯電路之兩種可能有限邏輯狀態之一。藉由將組合邏輯電路分佈於給定鎖存電路之兩側上，可最佳化循序邏輯電路之動態功率消耗。
简体摘要：形成于集成电路上之数码系统可包含循序逻辑电路。循序逻辑电路可形成记录不同逻辑状态之有限状态机之至少部分。循序逻辑电路可包含在依不同位准进行计时时各将比特锁存至其等各自输出端上之第一锁存电路及第二锁存电路。第一锁存电路可输出第一比特。组合逻辑电路可分布于第一锁存电路之两侧上，使得插置于第一锁存电路与第二锁存电路之间的组合逻辑电路至少基于第一比特而产生第二比特。第一比特及第二比特可记录循序逻辑电路之两种可能有限逻辑状态之一。借由将组合逻辑电路分布于给定锁存电路之两侧上，可最优化循序逻辑电路之动态功率消耗。

5. 发明专利

TWI610188B 具有共用處理邏輯之數位貨幣採礦電路有权
简体标题：具有共享处理逻辑之数码货币采矿电路
公开(公告)号：TWI610188B
公开(公告)日：2018-01-01
申请号：TW104134986
申请日：2015-10-23
申请人： 21公司 , 21, INC.
发明人：奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 費露丹尼爾 , FIRU, DANIEL , 迪瑞哥奈吉爾 , DREGO, NIGEL
IPC分类号： G06F17/30 , G06Q20/06 , H04L9/14 , H04L9/28
CPC分类号： G06F17/30539 , G06F17/30864 , G06Q20/06 , G06Q20/3678 , G06Q20/3827 , G06Q40/04 , H04L9/0643 , H04L9/3236 , H04L2209/30 , H04L2209/38

6. 发明专利

TW201636829A 具有改進的排程效率之密碼編譯雜湊電路审中-公开
简体标题：具有改进的调度效率之密码编译散列电路
公开(公告)号：TW201636829A
公开(公告)日：2016-10-16
申请号：TW104134120
申请日：2015-10-16
申请人： 21公司 , 21, INC.
发明人：奇特帕維爾潘恩 , KHETERPAL, VEERBHAN , 費露丹尼爾 , FIRU, DANIEL , 迪瑞哥奈吉爾 , DREGO, NIGEL
IPC分类号： G06F9/30 , H04L9/32
CPC分类号： H04L9/3242 , G06F9/30098 , H04L9/0643 , H04L2209/125 , H04L2209/20 , H04L2209/24 , H04L2209/30 , H04L2209/38 , H04L2209/56
摘要：諸如用於採礦數位貨幣之採礦電路之密碼編譯雜湊電路可形成於一積體電路上。該雜湊電路可包含執行一密碼編譯協定之運算之暫存器及邏輯電路之順序回合。由該雜湊電路輸出之一最終雜湊值可包含在該密碼編譯雜湊電路之先前回合儲存之雜湊值。可以每回合僅兩個暫存器來形成該雜湊電路，藉此最佳化晶片面積消耗。該雜湊電路可基於一初始雜湊值及多個訊息字而執行密碼編譯雜湊之順序回合。一或多個訊息暫存器可儲存該等訊息字。控制電路可使用指標將該等訊息字自該訊息暫存器選擇性地路由至該雜湊電路。若期望，則該等訊息暫存器可由使用列及行指標讀取之記憶體元件之一或多個陣列來替換。
简体摘要：诸如用于采矿数码货币之采矿电路之密码编译散列电路可形成于一集成电路上。该散列电路可包含运行一密码编译协定之运算之寄存器及逻辑电路之顺序回合。由该散列电路输出之一最终散列值可包含在该密码编译散列电路之先前回合存储之散列值。可以每回合仅两个寄存器来形成该散列电路，借此最优化芯片面积消耗。该散列电路可基于一初始散列值及多个消息字而运行密码编译散列之顺序回合。一或多个消息寄存器可存储该等消息字。控制电路可使用指针将该等消息字自该消息寄存器选择性地路由至该散列电路。若期望，则该等消息寄存器可由使用列及行指针读取之内存组件之一或多个数组来替换。

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