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    • 6. 发明专利
    • 鎖相迴路電路
    • 锁相回路电路
    • TW201347414A
    • 2013-11-16
    • TW101116838
    • 2012-05-11
    • 瑞昱半導體股份有限公司REALTEK SEMICONDUCTOR CORPORATION
    • 楊育哲YANG, YU CHE康漢彰KANG, HAN CHANG
    • H03L7/099
    • H03L7/00H03L7/0893H03L7/093
    • 本發明提供一種鎖相迴路電路。鎖相迴路電路包含一相位頻率偵測器、一第一充電幫浦、一第二充電幫浦、一第一迴路元件組、一第二迴路元件組、一壓控振盪器以及一除頻器。第一充電幫浦及第二充電幫浦耦接相位頻率偵測器。第一迴路元件組耦接於第一充電幫浦與壓控振盪器間。第二迴路元件組耦接於第二充電幫浦與壓控振盪器間。除頻器耦接於相位頻率偵測器與壓控振盪器間。第一迴路元件組產生一補償電流,調整第一充電幫浦及第二充電幫浦的工作區間。第二迴路元件組產生一補償電流及一直流調整電壓,以控制其輸出至壓控振盪器之控制電壓。
    • 本发明提供一种锁相回路电路。锁相回路电路包含一相位频率侦测器、一第一充电帮浦、一第二充电帮浦、一第一回路组件组、一第二回路组件组、一压控振荡器以及一除频器。第一充电帮浦及第二充电帮浦耦接相位频率侦测器。第一回路组件组耦接于第一充电帮浦与压控振荡器间。第二回路组件组耦接于第二充电帮浦与压控振荡器间。除频器耦接于相位频率侦测器与压控振荡器间。第一回路组件组产生一补偿电流,调整第一充电帮浦及第二充电帮浦的工作区间。第二回路组件组产生一补偿电流及一直流调整电压,以控制其输出至压控振荡器之控制电压。
    • 8. 发明专利
    • 半導體電容結構及其佈局圖案 SEMICONDUCTOR CAPACITOR STRUCTURE AND LAYOUT PATTERN THEREOF
    • 半导体电容结构及其布局图案 SEMICONDUCTOR CAPACITOR STRUCTURE AND LAYOUT PATTERN THEREOF
    • TWI379404B
    • 2012-12-11
    • TW096137824
    • 2007-10-09
    • 瑞昱半導體股份有限公司
    • 葉達勳康漢彰
    • H01L
    • H01G4/33H01G4/38H01L23/5223H01L28/86H01L28/90H01L2924/0002H01L2924/00
    • 本發明係提供一種由一第一電容與一第二電容所組成的金屬-氧化層-金屬電容結構,其具有複數個對稱分支區段,沿著複數個環狀輪廓形成相互叉合的結構,具有最佳化的幾何對稱性,因此能得到較佳的電容匹配效果,並具有較高的單位電容值,且在該半導體電容結構中可以根據不同需求來調整該第一電容以及該第二電容之間的電容值比值。本發明之金屬-氧化層-金屬電容結構不需要使用額外的光罩,製程費用較便宜,另外由於半導體製程的進步,因此可疊加數目相當大的金屬層,且因金屬層之間的距離也變得愈來愈小,所以可得到愈來愈高的單位電容值。
    • 本发明系提供一种由一第一电容与一第二电容所组成的金属-氧化层-金属电容结构,其具有复数个对称分支区段,沿着复数个环状轮廓形成相互叉合的结构,具有最优化的几何对称性,因此能得到较佳的电容匹配效果,并具有较高的单位电容值,且在该半导体电容结构中可以根据不同需求来调整该第一电容以及该第二电容之间的电容值比值。本发明之金属-氧化层-金属电容结构不需要使用额外的光罩,制程费用较便宜,另外由于半导体制程的进步,因此可叠加数目相当大的金属层,且因金属层之间的距离也变得愈来愈小,所以可得到愈来愈高的单位电容值。
    • 9. 发明专利
    • 積體電路製作方法 INTEGRATED-CIRCUIT FABRICATION METHOD
    • 集成电路制作方法 INTEGRATED-CIRCUIT FABRICATION METHOD
    • TW200949586A
    • 2009-12-01
    • TW097118127
    • 2008-05-16
    • 瑞昱半導體股份有限公司
    • 楊立平陳碧成康漢彰顏仁鴻
    • G06FH01L
    • H01L27/0207G03F1/00G03F1/50
    • 一種積體電路製作方法,包含以下步驟:在複數個硬體單元整合繞線的S層電路佈局中,將同一硬體單元的電路繞線分佈於每層的相對相同位置;將每層的相對相同位置形成一聚集電路,並於其中的C層至少以一溝通繞線連接同一層的不同硬體單元的聚集電路;及將每個溝通繞線集中於其中C層的另一個相對相同位置,且C為小於S的正整數;其中,該另一個相對相同位置至少包含一切割道以上的寬度,且該切割道是否切割將決定所產生的晶粒數目以及每一晶粒所包含的硬體單元數目。
    • 一种集成电路制作方法,包含以下步骤:在复数个硬件单元集成绕线的S层电路布局中,将同一硬件单元的电路绕线分布于每层的相对相同位置;将每层的相对相同位置形成一聚集电路,并于其中的C层至少以一沟通绕线连接同一层的不同硬件单元的聚集电路;及将每个沟通绕线集中于其中C层的另一个相对相同位置,且C为小于S的正整数;其中,该另一个相对相同位置至少包含一切割道以上的宽度,且该切割道是否切割将决定所产生的晶粒数目以及每一晶粒所包含的硬件单元数目。