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1. 发明专利

TWI590248B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI590248B
公开(公告)日：2017-07-01
申请号：TW104144062
申请日：2014-03-11
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：藤田勝之 , FUJITA, KATSUYUKI
IPC分类号： G11C13/00 , G11C29/02
CPC分类号： G11C29/76 , G11C11/161 , G11C11/1653 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C29/04 , G11C29/787

2. 发明专利

TW201711033A 電阻變化型記憶體审中-公开
简体标题：电阻变化型内存
公开(公告)号：TW201711033A
公开(公告)日：2017-03-16
申请号：TW105106196
申请日：2016-03-01
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：片山明 , KATAYAMA, AKIRA , 藤田勝之 , FUJITA, KATSUYUKI
IPC分类号： G11C13/00 , G11C7/22
CPC分类号： G11C11/1673 , G11C11/161 , G11C11/1653 , G11C11/1675 , G11C11/2253 , G11C11/2273 , G11C13/0023 , G11C13/004 , G11C2013/0054 , G11C2207/002
摘要：根據一項實施例，一種記憶體包含：一位元線，其連接至一記憶體單元；及一讀取電路，其用以執行自該記憶體單元讀取資料。該讀取電路包含：一第一電路，其具有一第一輸入終端且自該記憶體單元偵測一輸出信號；一第一電晶體，其用以基於一第一控制信號控制供應至該記憶體單元之一電流；及一第二電晶體。該第一電晶體之一終端連接至該第一輸入終端，該第一電晶體之另一終端連接至該第二電晶體之一終端，該第二電晶體之另一終端連接至該位元線，且在自該記憶體單元讀取資料之前對該第一電晶體之該一終端及該另一終端充電。
简体摘要：根据一项实施例，一种内存包含：一比特线，其连接至一内存单元；及一读取电路，其用以运行自该内存单元读取数据。该读取电路包含：一第一电路，其具有一第一输入终端且自该内存单元侦测一输出信号；一第一晶体管，其用以基于一第一控制信号控制供应至该内存单元之一电流；及一第二晶体管。该第一晶体管之一终端连接至该第一输入终端，该第一晶体管之另一终端连接至该第二晶体管之一终端，该第二晶体管之另一终端连接至该比特线，且在自该内存单元读取数据之前对该第一晶体管之该一终端及该另一终端充电。

3. 发明专利

TW201619964A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW201619964A
公开(公告)日：2016-06-01
申请号：TW104144062
申请日：2014-03-11
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：藤田勝之 , FUJITA, KATSUYUKI
IPC分类号： G11C13/00 , G11C29/02
CPC分类号： G11C29/76 , G11C11/161 , G11C11/1653 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C29/04 , G11C29/787
摘要：根據一項實施例，一種半導體記憶裝置包含：第一字線，其連接至一記憶體胞元陣列；第二字線，其連接至一冗餘區域；一第一列解碼器，其經組態以執行基於一列位址自該等第一字線之選擇；一判斷電路，其經組態以基於包含於該列位址中之一冗餘位址判定是否需要用該冗餘區域進行一替換操作；及一第二列解碼器，其經組態以執行自該等第二字線之選擇。該列位址以一分時方法依序包含一第一列位址及一第二列位址輸入。該第一列位址包含所有該冗餘位址。
简体摘要：根据一项实施例，一种半导体记忆设备包含：第一字线，其连接至一内存胞元数组；第二字线，其连接至一冗余区域；一第一列译码器，其经组态以运行基于一列位址自该等第一字线之选择；一判断电路，其经组态以基于包含于该列位址中之一冗余位址判定是否需要用该冗余区域进行一替换操作；及一第二列译码器，其经组态以运行自该等第二字线之选择。该列位址以一分时方法依序包含一第一列位址及一第二列位址输入。该第一列位址包含所有该冗余位址。

4. 发明专利

TW201711040A 半導體記憶體裝置审中-公开
简体标题：半导体内存设备
公开(公告)号：TW201711040A
公开(公告)日：2017-03-16
申请号：TW105107260
申请日：2016-03-09
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA , 愛思開海力士有限公司 , SK HYNIX INC.
发明人：藤田勝之 , FUJITA, KATSUYUKI , 任爀祥 , YIM, HYUCK SANG
IPC分类号： G11C16/02 , G11C7/06
CPC分类号： G11C11/1673 , G05F1/56 , G11C5/147 , G11C7/04 , G11C7/12 , G11C11/1697 , G11C11/4076 , G11C11/4094 , G11C13/0038 , G11C13/004 , G11C2013/0054 , G11C2207/002
摘要：根據一項實施例，一種半導體記憶體裝置包括一第一記憶體庫及一第二記憶體庫。該第一記憶體庫及該第二記憶體庫之各者包括：一記憶體胞，其具有一可變電阻器元件；一參考胞；一感測放大器，其具有電耦合至該記憶體胞之一第一輸入端子及電耦合至該參考胞之一第二輸入端子；及一第一電晶體，其電耦合該記憶體胞與該感測放大器之該第一輸入端子。獨立地供應一電壓給該第一記憶體庫之該第一電晶體之一閘極及該第二記憶體庫之該第一電晶體之一閘極。
简体摘要：根据一项实施例，一种半导体内存设备包括一第一内存库及一第二内存库。该第一内存库及该第二内存库之各者包括：一内存胞，其具有一可变电阻器组件；一参考胞；一传感放大器，其具有电耦合至该内存胞之一第一输入端子及电耦合至该参考胞之一第二输入端子；及一第一晶体管，其电耦合该内存胞与该传感放大器之该第一输入端子。独立地供应一电压给该第一内存库之该第一晶体管之一闸极及该第二内存库之该第一晶体管之一闸极。

5. 发明专利

TWI528365B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI528365B
公开(公告)日：2016-04-01
申请号：TW103108502
申请日：2014-03-11
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：藤田勝之 , FUJITA, KATSUYUKI
IPC分类号： G11C13/00 , G11C29/02
CPC分类号： G11C29/76 , G11C11/161 , G11C11/1653 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C29/04 , G11C29/787

6. 发明专利

TWI239632B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TWI239632B
公开(公告)日：2005-09-11
申请号：TW093111744
申请日：2004-04-27
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：池橋民雄 , 大澤隆 , 藤田勝之
IPC分类号： H01L
CPC分类号： G11C7/062 , G11C7/067 , G11C11/406 , G11C11/4091 , G11C2207/065 , G11C2211/4016 , G11C2211/4068 , H01L29/7841
摘要：提供一種半導體記憶裝置，具有於SOI基板所形成的一個電晶體/一個單元構造的一記憶體單元，並能夠快速讀出。
該半導體記憶裝置具有：一含有利用絕緣層與下部基板分離之半導體層的元件基板；一記憶單元陣列，具有在上述的元件基板的半導體層所配置形成的複數個記憶體單元，各記憶體單元包含有浮動狀態本體的MOS電晶體構造，並利用上述本體的多數載子儲存狀態來記憶資料；以及一感測放大電路，用以將上述記憶體陣列所選擇記憶體單元之資料讀出並將之儲存於資料閂鎖，並將該讀出的資料傳輸到輸出電路與同時進行寫回上述選擇的記憶體單元。
简体摘要：提供一种半导体记忆设备，具有于SOI基板所形成的一个晶体管/一个单元构造的一内存单元，并能够快速读出。该半导体记忆设备具有：一含有利用绝缘层与下部基板分离之半导体层的组件基板；一记忆单元数组，具有在上述的组件基板的半导体层所配置形成的复数个内存单元，各内存单元包含有浮动状态本体的MOS晶体管构造，并利用上述本体的多数载子存储状态来记忆数据；以及一传感放大电路，用以将上述内存数组所选择内存单元之数据读出并将之存储于数据闩锁，并将该读出的数据传输到输出电路与同时进行写回上述选择的内存单元。

7. 发明专利

TW200504998A 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW200504998A
公开(公告)日：2005-02-01
申请号：TW093111744
申请日：2004-04-27
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：池橋民雄 , 大澤隆 , 藤田勝之
IPC分类号： H01L
CPC分类号： G11C7/062 , G11C7/067 , G11C11/406 , G11C11/4091 , G11C2207/065 , G11C2211/4016 , G11C2211/4068 , H01L29/7841
摘要：提供一種半導體記憶裝置，具有於SOI基板所形成的一個電晶體／一個單元構造的一記憶體單元，並能夠快速讀出。該半導體記憶裝置具有：一含有利用絕緣層與下部基板分離之半導體層的元件基板；一記憶單元陣列，具有在上述的元件基板的半導體層所配置形成的複數個記憶體單元，各記憶體單元包含有浮動狀態本體的MOS電晶體構造，並利用上述本體的多數載子儲存狀態來記憶資料；以及一感測放大電路，用以將上述記憶體陣列所選擇記憶體單元之資料讀出並將之儲存於資料閂鎖，並將該讀出的資料傳輸到輸出電路與同時進行寫回上述選擇的記憶體單元。
简体摘要：提供一种半导体记忆设备，具有于SOI基板所形成的一个晶体管／一个单元构造的一内存单元，并能够快速读出。该半导体记忆设备具有：一含有利用绝缘层与下部基板分离之半导体层的组件基板；一记忆单元数组，具有在上述的组件基板的半导体层所配置形成的复数个内存单元，各内存单元包含有浮动状态本体的MOS晶体管构造，并利用上述本体的多数载子存储状态来记忆数据；以及一传感放大电路，用以将上述内存数组所选择内存单元之数据读出并将之存储于数据闩锁，并将该读出的数据传输到输出电路与同时进行写回上述选择的内存单元。

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