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1. 发明专利

TW201601459A 正反器電路审中-公开
简体标题：正反器电路
公开(公告)号：TW201601459A
公开(公告)日：2016-01-01
申请号：TW104106679
申请日：2015-03-03
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：前野宗昭 , MAENO, MUNEAKI
IPC分类号： H03K3/356
CPC分类号： H03K3/35625
摘要：正反器電路具備第一時脈反相器，其係輸入節點被連接於上述資料端子，第一閘極被供給上述第四時脈訊號，第二閘極被供給上述第三時脈訊號，因應上述第三及第四時脈訊號，輸出上述資料訊號反轉後的第一訊號；正反器電路具備第一閂鎖用反相器，其係從輸出節點輸出第一訊號反轉後的第二訊號。正反器電路具備傳輸閘，其係因應上述第一及第二時脈訊號，使上述第二訊號通過而從輸出節點輸出第三訊號。正反器電路具備第二閂鎖用反相器，其係從輸出節點輸出第三訊號反轉後的第四訊號。
简体摘要：正反器电路具备第一时脉反相器，其系输入节点被连接于上述数据端子，第一闸极被供给上述第四时脉信号，第二闸极被供给上述第三时脉信号，因应上述第三及第四时脉信号，输出上述数据信号反转后的第一信号；正反器电路具备第一闩锁用反相器，其系从输出节点输出第一信号反转后的第二信号。正反器电路具备传输闸，其系因应上述第一及第二时脉信号，使上述第二信号通过而从输出节点输出第三信号。正反器电路具备第二闩锁用反相器，其系从输出节点输出第三信号反转后的第四信号。

2. 发明专利

TWI573396B 正反器電路有权
简体标题：正反器电路
公开(公告)号：TWI573396B
公开(公告)日：2017-03-01
申请号：TW104106679
申请日：2015-03-03
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：前野宗昭 , MAENO, MUNEAKI
IPC分类号： H03K3/356
CPC分类号： H03K3/35625

3. 实用新型

TW576544U 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW576544U
公开(公告)日：2004-02-11
申请号：TW092217566
申请日：2000-09-05
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：前野宗昭 , 木村健次 , 清俊和
IPC分类号： G11B , H01L
CPC分类号： H01L23/5226 , G06F17/5077 , H01L23/528 , H01L2924/0002 , H01L2924/00
摘要：本創作具有接觸連線(Via Contact)、末端與接觸連線(Via Contact)連接之主配線、只於與主配線之配線方向平行之方向上，接著主配線末端從接觸連線(Via Contact)凸出配置的涵蓋配線，該涵蓋配線的線寬與主配線相同或較主配線窄。設置涵蓋配線可以減少主配線末端所出現的圓弧形問題，防止接觸連線(Via Contact)與主配線之間接觸不良、開放(open)不良的問題，並減少接觸連線(Via Contact)周邊主配線線寬擴大的問題。同時也能在不違反設計規則下，相鄰地配置接觸連線(Via Contact)。
简体摘要：本创作具有接触连接(Via Contact)、末端与接触连接(Via Contact)连接之主配线、只于与主配线之配线方向平行之方向上，接着主配线末端从接触连接(Via Contact)凸出配置的涵盖配线，该涵盖配线的线宽与主配线相同或较主配线窄。设置涵盖配线可以减少主配线末端所出现的圆弧形问题，防止接触连接(Via Contact)与主配线之间接触不良、开放(open)不良的问题，并减少接触连接(Via Contact)周边主配线线宽扩大的问题。同时也能在不违反设计守则下，相邻地配置接触连接(Via Contact)。

4. 发明专利

TW339472B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW339472B
公开(公告)日：1998-09-01
申请号：TW086106550
申请日：1997-05-16
申请人：東芝股份有限公司
发明人：內野幸則 , 前野宗昭 , 梅本安伸 , 清俊和
IPC分类号： H01L
摘要：本發明係提供一種可以改善配線通道格子之間距設定，根據所要形成之配線的種類來設定配線寬度，在電路動作上不會有問題，而能夠提高集成度之半導體積體電路。
本發明主要係針對一在半導體晶片上配列多個閘極基本單元３ａ，３ｂ，而在基本閘極單元３ａ，３ｂ上規劃出配線通道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６，藉著將所配列的閘極基本單元３ａ，３ｂ沿著配線通道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６而連接，而構成邏輯功能方塊之母片（masterslice）方式的半導體積體電路，其特徵在於：配線通道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６係根據不均勻的間距而被規劃。
简体摘要：本发明系提供一种可以改善配线信道格子之间距设置，根据所要形成之配线的种类来设置配线宽度，在电路动作上不会有问题，而能够提高集成度之半导体集成电路。本发明主要系针对一在半导体芯片上配列多个闸极基本单元３ａ，３ｂ，而在基本闸极单元３ａ，３ｂ上规划出配线信道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６，借着将所配列的闸极基本单元３ａ，３ｂ沿着配线信道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６而连接，而构成逻辑功能方块之母片（masterslice）方式的半导体集成电路，其特征在于：配线信道格子Ｘ０～Ｘ１１，Ｙ０～Ｙ６系根据不均匀的间距而被规划。

5. 发明专利

TW445635B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW445635B
公开(公告)日：2001-07-11
申请号：TW086112694
申请日：1997-09-03
申请人：東芝股份有限公司
发明人：前野宗昭 , 內野幸則 , 田中豊
IPC分类号： H01L
CPC分类号： H01L27/11807 , H01L27/105
摘要：本發明係有關於,閘陣列方式之半導體積體電路,特別是有關於在閘陣列使用DRAM之半導體積體電路。係將2個NMOS電晶體M2、M3及1個PMOS電晶體 M1,在1個基礎單元上予以構成,實現3電晶體 DRAM。將此3電晶體DRAM予以複數配置,而構成記憶體。
简体摘要：本发明系有关于,闸数组方式之半导体集成电路,特别是有关于在闸数组使用DRAM之半导体集成电路。系将2个NMOS晶体管M2、M3及1个PMOS晶体管 M1,在1个基础单元上予以构成,实现3晶体管 DRAM。将此3晶体管DRAM予以复数配置,而构成内存。

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