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1. 发明专利

TWI688067B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI688067B
公开(公告)日：2020-03-11
申请号：TW108101599
申请日：2019-01-16
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：築山慧至 , TSUKIYAMA, SATOSHI , 青木秀夫 , AOKI, HIDEO , 川戶雅敏 , KAWATO, MASATOSHI , 三浦正幸 , MIURA, MASAYUKI , 福田昌利 , FUKUDA, MASATOSHI , 本間荘一 , HOMMA, SOICHI
IPC分类号： H01L23/488

2. 发明专利

TWI698947B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI698947B
公开(公告)日：2020-07-11
申请号：TW106123296
申请日：2017-07-12
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：本間荘一 , HOMMA, SOICHI , 福田昌利 , FUKUDA, MASATOSHI
IPC分类号： H01L21/67 , H01L21/56

5. 发明专利

TW201810566A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201810566A
公开(公告)日：2018-03-16
申请号：TW105144001
申请日：2016-12-29
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：唐金祐次 , KARAKANE, YUJI , 福田昌利 , FUKUDA, MASATOSHI , 本間荘一 , HOMMA, SOICHI , 小牟田直幸 , KOMUTA, NAOYUKI , 尾山幸史 , OYAMA, YUKIFUMI
IPC分类号： H01L23/48 , H01L23/28 , H01L21/56
CPC分类号： H01L25/50 , H01L21/565 , H01L21/6836 , H01L23/3128 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/32 , H01L24/73 , H01L24/81 , H01L25/0657 , H01L25/18 , H01L2221/68354 , H01L2221/68386 , H01L2224/0401 , H01L2224/13025 , H01L2224/16145 , H01L2224/16146 , H01L2224/16225 , H01L2224/16227 , H01L2224/1703 , H01L2224/17181 , H01L2224/32145 , H01L2224/32225 , H01L2224/32245 , H01L2224/73204 , H01L2224/73253 , H01L2224/81065 , H01L2224/81815 , H01L2224/92242 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06555 , H01L2924/10253 , H01L2924/10272 , H01L2924/1033 , H01L2924/1431 , H01L2924/1434 , H01L2924/1438 , H01L2924/14511 , H01L2924/15311 , H01L2924/15313 , H01L2224/81
摘要：本發明之實施形態提供一種更高效地以樹脂密封半導體晶片積層體之半導體裝置之製造方法。實施形態之半導體裝置之製造方法係於具有第1凸塊電極之第1半導體晶片之第1面上，使具有第2凸塊電極及第1貫通電極之第2半導體晶片，以上述第1凸塊電極與上述第1貫通電極重疊之方式積層，於上述第2半導體晶片上，使具有第2貫通電極之第3半導體晶片，以上述第2凸塊電極與上述第2貫通電極重疊之方式積層而形成晶片積層體，且將上述晶片積層體之上述第1及第2凸塊電極，藉由回流焊而機械性連接於上述第1及第2貫通電極，於具有第2面之第1基板上，以上述第1面朝向上述第2面側之方式搭載上述晶片積層體，將上述第2面上及上述第1、第2及第3半導體晶片間以樹脂密封。
简体摘要：本发明之实施形态提供一种更高效地以树脂密封半导体芯片积层体之半导体设备之制造方法。实施形态之半导体设备之制造方法系于具有第1凸块电极之第1半导体芯片之第1面上，使具有第2凸块电极及第1贯通电极之第2半导体芯片，以上述第1凸块电极与上述第1贯通电极重叠之方式积层，于上述第2半导体芯片上，使具有第2贯通电极之第3半导体芯片，以上述第2凸块电极与上述第2贯通电极重叠之方式积层而形成芯片积层体，且将上述芯片积层体之上述第1及第2凸块电极，借由回流焊而机械性连接于上述第1及第2贯通电极，于具有第2面之第1基板上，以上述第1面朝向上述第2面侧之方式搭载上述芯片积层体，将上述第2面上及上述第1、第2及第3半导体芯片间以树脂密封。

6. 发明专利

TWI676266B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI676266B
公开(公告)日：2019-11-01
申请号：TW106122792
申请日：2017-07-07
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：唐金𧙗 , 次 , KARAKANE, YUJI , 福田昌利 , FUKUDA, MASATOSHI , 本間荘一 , HOMMA, SOICHI , 三浦正幸 , MIURA, MASAYUKI , 小牟田直幸 , KOMUTA, NAOYUKI , 赤羽由佳 , AKAHANE, YUKA , 尾山幸史 , OYAMA, YUKIFUMI
IPC分类号： H01L27/115

7. 发明专利

TW201841346A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201841346A
公开(公告)日：2018-11-16
申请号：TW106122792
申请日：2017-07-07
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：唐金𧙗 , 次 , KARAKANE, YUJI , 福田昌利 , FUKUDA, MASATOSHI , 本間荘一 , HOMMA, SOICHI , 三浦正幸 , MIURA, MASAYUKI , 小牟田直幸 , KOMUTA, NAOYUKI , 赤羽由佳 , AKAHANE, YUKA , 尾山幸史 , OYAMA, YUKIFUMI
IPC分类号： H01L27/115
摘要：本發明之實施形態提供一種更有效率地利用樹脂將半導體晶片積層體予以密封之半導體裝置及其製造方法。實施形態之半導體裝置具備：配線基板，其具有第1面；晶片積層體，其位於上述第1面上，且包含第1半導體晶片、設置於上述第1半導體晶片與上述第1面之間且具有貫通電極之第2半導體晶片、及設置於上述第2半導體晶片與上述第1面之間之第3半導體晶片；第1樹脂，其位於上述第1面與上述第3半導體晶片之間，且與上述第1面及上述第3半導體晶片相接；以及第2樹脂，其位於上述第2半導體晶片與上述第1面之間，與上述第2半導體晶片及上述第1面相接而將上述晶片積層體密封，且材料與上述第1樹脂不同。
简体摘要：本发明之实施形态提供一种更有效率地利用树脂将半导体芯片积层体予以密封之半导体设备及其制造方法。实施形态之半导体设备具备：配线基板，其具有第1面；芯片积层体，其位于上述第1面上，且包含第1半导体芯片、设置于上述第1半导体芯片与上述第1面之间且具有贯通电极之第2半导体芯片、及设置于上述第2半导体芯片与上述第1面之间之第3半导体芯片；第1树脂，其位于上述第1面与上述第3半导体芯片之间，且与上述第1面及上述第3半导体芯片相接；以及第2树脂，其位于上述第2半导体芯片与上述第1面之间，与上述第2半导体芯片及上述第1面相接而将上述芯片积层体密封，且材料与上述第1树脂不同。

8. 发明专利

TWI636721B 電子零件之製造方法及電子零件之製造裝置有权
简体标题：电子零件之制造方法及电子零件之制造设备
公开(公告)号：TWI636721B
公开(公告)日：2018-09-21
申请号：TW106103229
申请日：2017-01-26
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：本間荘一 , HOMMA, SOICHI , 小牟田直幸 , KOMUTA, NAOYUKI
IPC分类号： H05K3/34

9. 发明专利

TW201836035A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201836035A
公开(公告)日：2018-10-01
申请号：TW106123296
申请日：2017-07-12
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：本間荘一 , HOMMA, SOICHI , 福田昌利 , FUKUDA, MASATOSHI
IPC分类号： H01L21/67 , H01L21/56
摘要：本發明之實施形態提供一種可抑制封裝之裂痕、半導體晶片破裂、外觀不良的半導體裝置及其製造方法。本實施形態之半導體裝置具備配線基板、第1半導體晶片、第2半導體晶片及樹脂。第1半導體晶片具有第1面、位於該第1面之相反側之第2面、及位於第1面之外緣與第2面之外緣之間之第1側面，且設置於配線基板上方。第1側面成為解理面。第2半導體晶片具有第3面、位於該第3面之相反側之第4面、位於第3面之外緣與第4面之外緣之間之第2側面、及貫通第3面與第4面之間之至少半導體基板之貫通電極。第2側面成為解理面及改質面。第2半導體晶片設置於配線基板與第1半導體晶片之間。樹脂設置於第1及第2半導體晶片之周圍。
简体摘要：本发明之实施形态提供一种可抑制封装之裂痕、半导体芯片破裂、外观不良的半导体设备及其制造方法。本实施形态之半导体设备具备配线基板、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面之相反侧之第2面、及位于第1面之外缘与第2面之外缘之间之第1侧面，且设置于配线基板上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面之相反侧之第4面、位于第3面之外缘与第4面之外缘之间之第2侧面、及贯通第3面与第4面之间之至少半导体基板之贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线基板与第1半导体芯片之间。树脂设置于第1及第2半导体芯片之周围。

10. 发明专利

TWI624014B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI624014B
公开(公告)日：2018-05-11
申请号：TW105106189
申请日：2016-03-01
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：本間荘一 , HOMMA, SOICHI , 志摩真也 , SHIMA, MASAYA , 高野勇佑 , TAKANO, YUUSUKE , 渡部武志 , WATANABE, TAKESHI , 澁谷克則 , SHIBUYA, KATSUNORI
IPC分类号： H01L23/31 , H01L25/065 , H01L21/52 , H01L21/56 , H01L21/78 , H01L23/495 , H01L21/48

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