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    • 1. 发明专利
    • 靜電放電(ESD)保護元件與電路及製造ESD保護元件的方法
    • 静电放电(ESD)保护组件与电路及制造ESD保护组件的方法
    • TW202030855A
    • 2020-08-16
    • TW108104865
    • 2019-02-13
    • 新唐科技股份有限公司NUVOTON TECHNOLOGY CORPORATION
    • 吳祖儀WU, TSU-YI黃堯峯HUANG, YAO-FENG
    • H01L23/60
    • 一種靜電放電保護元件,包括氮化鎵層,設置在一基底上。氮化鋁鎵層設置在該氮化鎵層上。閘極絕緣層設置在該氮化鋁鎵層上。閘極結構設置在該閘極絕緣層上。金屬場板層設置在該閘極結構上。源極結構在該閘極結構的第一邊設置該氮化鎵層上,穿過該氮化鋁鎵層與該閘極絕緣層。汲極結構在該閘極結構的第二邊設置該氮化鎵層上,穿過該氮化鋁鎵層與該閘極絕緣層。該金屬場板層延伸到與該汲極結構距離一長度,以提供相對該汲極結構之間的一寄生電容。該寄生電容還包括該金屬場板層與該氮化鎵層形成的電容。
    • 一种静电放电保护组件,包括氮化镓层,设置在一基底上。氮化铝镓层设置在该氮化镓层上。闸极绝缘层设置在该氮化铝镓层上。闸极结构设置在该闸极绝缘层上。金属场板层设置在该闸极结构上。源极结构在该闸极结构的第一边设置该氮化镓层上,穿过该氮化铝镓层与该闸极绝缘层。汲极结构在该闸极结构的第二边设置该氮化镓层上,穿过该氮化铝镓层与该闸极绝缘层。该金属场板层延伸到与该汲极结构距离一长度,以提供相对该汲极结构之间的一寄生电容。该寄生电容还包括该金属场板层与该氮化镓层形成的电容。
    • 5. 发明专利
    • 半導體封裝
    • 半导体封装
    • TW202018900A
    • 2020-05-16
    • TW108115592
    • 2019-05-06
    • 南韓商三星電子股份有限公司SAMSUNG ELECTRONICS CO., LTD.
    • 張珉碩JANG, MIN SEK
    • H01L23/538H01L23/544H01L23/60
    • 一種半導體封裝,包括:連接結構,包括絕緣層、配線層及連接通孔,配線層設置於絕緣層上,連接通孔貫穿絕緣層且連接至所述配線層;框架,設置於連接結構上且具有一或多個貫穿孔;半導體晶片及被動組件,在連接結構上設置於框架的一或多個貫穿孔中;第一包封體,覆蓋框架及被動組件的至少部分;框架配線層,設置於框架上;以及位置識別標記,在所述框架上設置於半導體晶片周圍且與框架配線層間隔開。位置識別標記的至少部分不被所述第一包封體覆蓋。
    • 一种半导体封装,包括:连接结构,包括绝缘层、配线层及连接通孔,配线层设置于绝缘层上,连接通孔贯穿绝缘层且连接至所述配线层;框架,设置于连接结构上且具有一或多个贯穿孔;半导体芯片及被动组件,在连接结构上设置于框架的一或多个贯穿孔中;第一包封体,覆盖框架及被动组件的至少部分;框架配线层,设置于框架上;以及位置识别标记,在所述框架上设置于半导体芯片周围且与框架配线层间隔开。位置识别标记的至少部分不被所述第一包封体覆盖。
    • 8. 发明专利
    • 改善靜電放電防護能力之暫態電壓抑制裝置
    • 改善静电放电防护能力之暂态电压抑制设备
    • TW202008588A
    • 2020-02-16
    • TW108124534
    • 2019-07-11
    • 晶焱科技股份有限公司AMAZING MICROELECTRONIC CORP.
    • 陳致維CHEN, CHIH-WEI沈佑書SHEN, YU-SHU林昆賢LIN, KUN-HSIEN
    • H01L29/06H01L23/60H01L27/04
    • 本發明係揭露一種改善靜電放電防護能力之暫態電壓抑制裝置,包含屬於第一導電型之一半導體基板、屬於第二導電型之一第一摻雜井區、屬於第一導電型之一第一重摻雜區、屬於第二導電型之一第二摻雜井區、屬於第一導電型之一第二重摻雜區與一第一電流阻擋結構。第一摻雜井區設於半導體基板中,第一重摻雜區設於第一摻雜井區中,第二摻雜井區設於半導體基板中,第二重摻雜區設於第二摻雜井區中。第一電流阻擋結構設於半導體基板中,並與半導體基板之底部相隔,且設於第一摻雜井區與第二摻雜井區之間。
    • 本发明系揭露一种改善静电放电防护能力之暂态电压抑制设备,包含属于第一导电型之一半导体基板、属于第二导电型之一第一掺杂井区、属于第一导电型之一第一重掺杂区、属于第二导电型之一第二掺杂井区、属于第一导电型之一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中,第一重掺杂区设于第一掺杂井区中,第二掺杂井区设于半导体基板中,第二重掺杂区设于第二掺杂井区中。第一电流阻挡结构设于半导体基板中,并与半导体基板之底部相隔,且设于第一掺杂井区与第二掺杂井区之间。