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1. 发明专利

TWI453760B 菊鍊串接架構識別技術失效
简体标题：菊炼串接架构识别技术
公开(公告)号：TWI453760B
公开(公告)日：2014-09-21
申请号：TW096107273
申请日：2007-03-02
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM
IPC分类号： G11C7/20
CPC分类号： G11C7/20 , G11C16/20

2. 发明专利

TW201434046A 反及快閃記憶體中之階層共同源極線結構审中-公开
简体标题：反及闪存中之阶层共同源极线结构
公开(公告)号：TW201434046A
公开(公告)日：2014-09-01
申请号：TW103118422
申请日：2008-12-22
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM , 金鎮祺 , KIM, JIN-KI
IPC分类号： G11C16/04 , G11C16/12 , G11C16/30
CPC分类号： G11C16/3427 , G11C16/0483 , G11C16/12 , G11C16/30
摘要：在通用反及快閃格區域中之各個記憶格串連接至一共同源極線(CLS)。用以施加至CSL的值係被集中產生並分散至對應至每一反及快閃格區域的本地開關邏輯單元。對於源極線頁規劃，分散線可以稱為通用共同源極線(GCSL)。在一陣列的反及快閃格區塊中，只有一反及快閃格區塊係在規劃時被選擇。為了降低功率消耗，只有被選擇的反及快閃格區塊接收在CSL上之值，其係表示在該GCSL上之值。另外，未選擇的反及快閃格區塊的CSL可以經由至地端的主動連接而被去能。
简体摘要：在通用反及快闪格区域中之各个记忆格串连接至一共同源极线(CLS)。用以施加至CSL的值系被集中产生并分散至对应至每一反及快闪格区域的本地开关逻辑单元。对于源极线页规划，分散线可以称为通用共同源极线(GCSL)。在一数组的反及快闪格区块中，只有一反及快闪格区块系在规划时被选择。为了降低功率消耗，只有被选择的反及快闪格区块接收在CSL上之值，其系表示在该GCSL上之值。另外，未选择的反及快闪格区块的CSL可以经由至地端的主动连接而被去能。

3. 发明专利

TWI446356B 具有輸出控制之記憶體及其系統有权
简体标题：具有输出控制之内存及其系统
公开(公告)号：TWI446356B
公开(公告)日：2014-07-21
申请号：TW095136448
申请日：2006-09-29
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：吳學俊 , OH, HAK JUNE , 潘弘柏 , PYEON, HONG BEOM , 金鎮祺 , KIM, JIN-KI
IPC分类号： G11C7/10
CPC分类号： G11C11/5628 , G06F1/12 , G11C7/1021 , G11C7/1051 , G11C7/1078 , G11C11/5642 , G11C16/06 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/3445 , G11C2207/107

4. 发明专利

TWI442236B 串聯連接裝置之資料的選擇性廣播失效
简体标题：串联连接设备之数据的选择性广播
公开(公告)号：TWI442236B
公开(公告)日：2014-06-21
申请号：TW098104050
申请日：2009-02-09
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM
IPC分类号： G06F13/10

5. 发明专利

TW201419306A 利用資料鏡像備份之用於記憶體裝置的分頁編程操作之設備和方法审中-公开
简体标题：利用数据镜像备份之用于内存设备的分页编程操作之设备和方法
公开(公告)号：TW201419306A
公开(公告)日：2014-05-16
申请号：TW102133854
申请日：2008-02-15
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM , 金鎮祺 , KIM, JIN-KI , 吳學俊 , OH, HAKJUNE
IPC分类号： G11C7/24 , G06F13/42 , G06F12/16 , G11C19/00 , G11C7/00
CPC分类号： G06F13/4243 , G06F13/4247
摘要：提供分頁編程操作之設備及方法。當執行選定記憶體裝置的分頁編程操作時，記憶體控制器將資料載入一選定記憶體裝置之分頁緩衝器中，及亦至另一選定記憶體裝置的分頁緩衝器中，以儲存資料的備份。在資料沒有成功編程至此一選定記憶體裝置的記憶體胞中的情況中，則記憶體控制器從另一記憶體裝置的分頁緩衝器恢復資料。由於資料的複本係儲存在另一記憶體裝置的分頁緩衝器中，記憶體控制器無須於其資料儲存元件中本地儲存資料。
简体摘要：提供分页编程操作之设备及方法。当运行选定内存设备的分页编程操作时，内存控制器将数据加载一选定内存设备之分页缓冲器中，及亦至另一选定内存设备的分页缓冲器中，以存储数据的备份。在数据没有成功编程至此一选定内存设备的内存胞中的情况中，则内存控制器从另一内存设备的分页缓冲器恢复数据。由于数据的复本系存储在另一内存设备的分页缓冲器中，内存控制器无须于其数据存储组件中本地存储数据。

6. 发明专利

TW201347101A 具有堆疊記憶體之中央處理單元审中-公开
简体标题：具有堆栈内存之中央处理单元
公开(公告)号：TW201347101A
公开(公告)日：2013-11-16
申请号：TW101144772
申请日：2012-11-29
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM
IPC分类号： H01L23/02 , H01L23/28 , H01L23/52
CPC分类号： G06F1/18 , G06F1/203 , G06F15/78 , G11C11/401 , H01L25/18 , H01L2224/16225 , H01L2224/73253 , H01L2924/0002 , H01L2924/15311 , H01L2924/00
摘要：一種多晶片封裝具有用於連接至一外部裝置之一電接點的一基板。CPU晶粒係設置在基板上且與基板相連。CPU晶粒具有佔據CPU晶粒之一第一區域的複數個處理器核心、及佔據CPU晶粒之一第二區域的一SRAM快取。DRAM快取係設置在CPU晶粒上且與CPU晶粒相連。DRAM快取具有複數個堆疊DRAM晶粒。複數個堆疊DRAM晶粒實質上與CPU晶粒之第二區域對齊，且實質上不重疊CPU晶粒之第一區域。亦說明一種具有設置在基板上之一DRAM快取的多晶片封裝及一種設置在DRAM快取上的CPU晶粒。
简体摘要：一种多芯片封装具有用于连接至一外部设备之一电接点的一基板。CPU晶粒系设置在基板上且与基板相连。CPU晶粒具有占据CPU晶粒之一第一区域的复数个处理器内核、及占据CPU晶粒之一第二区域的一SRAM缓存。DRAM缓存系设置在CPU晶粒上且与CPU晶粒相连。DRAM缓存具有复数个堆栈DRAM晶粒。复数个堆栈DRAM晶粒实质上与CPU晶粒之第二区域对齐，且实质上不重叠CPU晶粒之第一区域。亦说明一种具有设置在基板上之一DRAM缓存的多芯片封装及一种设置在DRAM缓存上的CPU晶粒。

7. 发明专利

TWI406296B 根據識別符之串聯記憶體中之操作模式控制失效
简体标题：根据识别符之串联内存中之操作模式控制
公开(公告)号：TWI406296B
公开(公告)日：2013-08-21
申请号：TW098102586
申请日：2009-01-22
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM
IPC分类号： G11C7/22
CPC分类号： G11C7/1051 , G11C5/04 , G11C7/10 , G11C7/1078 , G11C16/30

8. 发明专利

TW201432711A 具有輸出控制之記憶體及其系統审中-公开
简体标题：具有输出控制之内存及其系统
公开(公告)号：TW201432711A
公开(公告)日：2014-08-16
申请号：TW103116230
申请日：2006-09-29
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：吳學俊 , OH, HAKJUNE , 潘弘柏 , PYEON, HONG BEOM , 金鎭祺 , KIM, JIN-KI
IPC分类号： G11C7/10 , G11C16/10
CPC分类号： G11C11/5628 , G06F1/12 , G11C7/1021 , G11C7/1051 , G11C7/1078 , G11C11/5642 , G11C16/06 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/3445 , G11C2207/107
摘要：揭示一種在半導體記憶體中控制資料轉移至串列資料鏈路界面之輸出埠的裝置、系統、及方法。在一實例中，快閃記憶體裝置可具有多重串列資料鏈路，多重記憶體排組及控制輸入埠，該控制輸入埠使該記憶體裝置能轉移串列資料至記憶體裝置之串列資料輸出埠。在另一實例中，快閃記憶體裝置可具有單一串列資料鏈路，單一記憶體排組，串列資料輸入埠，及用以接收輸出致能信號之控制輸入埠。該等快閃記憶體裝置可以以菊鍊組構來串級，而使用回聲信號線來串聯地通訊於記憶體裝置之間。
简体摘要：揭示一种在半导体内存中控制数据转移至串行数据链路界面之输出端口的设备、系统、及方法。在一实例中，闪存设备可具有多重串行数据链路，多重内存排组及控制输入端口，该控制输入端口使该内存设备能转移串行数据至内存设备之串行数据输出端口。在另一实例中，闪存设备可具有单一串行数据链路，单一内存排组，串行数据输入端口，及用以接收输出致能信号之控制输入端口。该等闪存设备可以以菊炼组构来串级，而使用回声信号线来串联地通信于内存设备之间。

9. 发明专利

TW201430568A 建立串聯互連裝置之裝置識別號之設備及方法审中-公开
简体标题：创建串联互连设备之设备识别号之设备及方法
公开(公告)号：TW201430568A
公开(公告)日：2014-08-01
申请号：TW103111714
申请日：2007-05-22
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM , 吳學俊 , OH, HAKJUNE , 金鎭祺 , KIM, JIN-KI
IPC分类号： G06F13/00 , G06F13/42
CPC分类号： G06F13/4256 , G06F2213/0052
摘要：一種操作串聯互連配置中的多個裝置以建立每一裝置的裝置識別號(ID)之方法或設備。輸入訊號經由串聯互連而傳送至使用複數個輸入的第一裝置，複數個輸入也由第一裝置使用以將其它資訊輸入至其(例如資料、命令、控制訊號)。產生電路產生裝置識別號以回應輸入訊號。傳送電路接著經由第一裝置的串列輸出而傳送與裝置識別號相關連的輸出訊號給第二裝置。串列輸出也會由第一裝置使用以輸出其它資訊(例如訊號、資料)給串聯互連配置中的另一裝置。識別號產生器，用於產生裝置識別號以回應在該裝置的串列輸入收到的輸入訊號，以及與時脈同步地經由該裝置的串列輸出來輸出與產生的裝置識別號相關連的輸出訊號。
简体摘要：一种操作串联互连配置中的多个设备以创建每一设备的设备识别号(ID)之方法或设备。输入信号经由串联互连而发送至使用复数个输入的第一设备，复数个输入也由第一设备使用以将其它信息输入至其(例如数据、命令、控制信号)。产生电路产生设备识别号以回应输入信号。发送电路接着经由第一设备的串行输出而发送与设备识别号相关连的输出信号给第二设备。串行输出也会由第一设备使用以输出其它信息(例如信号、数据)给串联互连配置中的另一设备。识别号产生器，用于产生设备识别号以回应在该设备的串行输入收到的输入信号，以及与时脉同步地经由该设备的串行输出来输出与产生的设备识别号相关连的输出信号。

10. 发明专利

TW201337941A 用於串聯連接的半導體裝置系統中的省電方法审中-公开
简体标题：用于串联连接的半导体设备系统中的省电方法
公开(公告)号：TW201337941A
公开(公告)日：2013-09-16
申请号：TW101143273
申请日：2012-11-20
申请人：摩賽德科技股份有限公司 , MOSAID TECHNOLOGIES INCORPORATED
发明人：潘弘柏 , PYEON, HONG BEOM
IPC分类号： G11C5/14 , G11C7/00
CPC分类号： G11C7/1057 , G11C5/04 , G11C5/147 , G11C7/1063 , G11C7/1066 , G11C7/1084 , G11C7/109 , G11C7/1093 , G11C7/222 , G11C7/225
摘要：一種半導體裝置，包括(i)內部電路，用於輸出至少一內部時脈訊號以及至少一內部資料/控制訊號，用於傳送至半導體裝置鏈中的下一裝置；(ii)資料/控制輸出電路，用於從至少一內部資料/控制訊號輸出至少一輸出資料/控制訊號以及用於經由至少一輸出資料/控制訊號線而朝向下一裝置釋放至少一輸出資料/控制訊號，至少一輸出資料/控制訊號具有第一動態範圍；以及(iii)時脈輸出電路，用於從至少一內部時脈訊號產生至少一輸出時脈訊號以及用於經由至少一輸出時脈訊號線而朝向下一裝置釋放至少一輸出時脈訊號，至少一輸出時脈訊號具有不同於第一動態範圍的動態範圍。
简体摘要：一种半导体设备，包括(i)内部电路，用于输出至少一内部时脉信号以及至少一内部数据/控制信号，用于发送至半导体设备链中的下一设备；(ii)数据/控制输出电路，用于从至少一内部数据/控制信号输出至少一输出数据/控制信号以及用于经由至少一输出数据/控制信号线而朝向下一设备释放至少一输出数据/控制信号，至少一输出数据/控制信号具有第一动态范围；以及(iii)时脉输出电路，用于从至少一内部时脉信号产生至少一输出时脉信号以及用于经由至少一输出时脉信号线而朝向下一设备释放至少一输出时脉信号，至少一输出时脉信号具有不同于第一动态范围的动态范围。

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