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1. 发明专利

TW200842875A 非揮發性半導體記憶裝置失效
简体标题：非挥发性半导体记忆设备
公开(公告)号：TW200842875A
公开(公告)日：2008-11-01
申请号：TW096143981
申请日：2007-11-20
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：井上剛至 INOUE, KOHJI , 細井康成 HOSOI, YASUNARI , 大西茂夫 OHNISHI, SHIGEO , 粟屋信義 AWAYA, NOBUYOSHI
IPC分类号： G11C
CPC分类号： G11C13/0007 , G11C13/0026 , G11C13/0038 , G11C13/0069 , G11C2013/009 , G11C2213/15 , G11C2213/32 , G11C2213/34 , G11C2213/72 , G11C2213/77 , G11C2213/79 , H01L27/101 , H01L27/1021 , H01L27/2409 , H01L27/2436 , H01L45/04 , H01L45/1233 , H01L45/145 , H01L45/146 , H01L45/1633
摘要：本發明提供一種非揮發性半導體記憶裝置,其可對具備藉由施加電壓而電阻特性變化之可變電阻元件的複數記憶胞,個別同時執行電阻變化不同之重寫動作。每個共同地連接於同一行之記憶胞的位元線BL0~3具備負荷電阻特性可變電路14,其構成為可按照使重寫對象之可變電阻元件的電阻特性從低電阻狀態過渡至高電阻狀態的第一重寫動作與高電阻狀態過渡至低電阻狀態之第二重寫動作的差異,個別地選擇2個負荷電阻特性之任一方,且具備重寫電壓脈衝施加電路13a,其係將第一重寫動作中施加之第一電壓脈衝與第二重寫動作中施加之第二電壓脈衝經由負荷電阻特性可變電路14與位元線BL0~3,而施加於重寫對象之記憶胞。
简体摘要：本发明提供一种非挥发性半导体记忆设备,其可对具备借由施加电压而电阻特性变化之可变电阻组件的复数记忆胞,个别同时运行电阻变化不同之重写动作。每个共同地连接于同一行之记忆胞的比特线BL0~3具备负荷电阻特性可变电路14,其构成为可按照使重写对象之可变电阻组件的电阻特性从低电阻状态过渡至高电阻状态的第一重写动作与高电阻状态过渡至低电阻状态之第二重写动作的差异,个别地选择2个负荷电阻特性之任一方,且具备重写电压脉冲施加电路13a,其系将第一重写动作中施加之第一电压脉冲与第二重写动作中施加之第二电压脉冲经由负荷电阻特性可变电路14与比特线BL0~3,而施加于重写对象之记忆胞。

2. 发明专利

TWI248616B 非揮發性半導體記憶裝置、及其程式化方法與消除方法 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND PROGRAMMING METHOD AND ERASING METHOD THEREOF 有权
简体标题：非挥发性半导体记忆设备、及其进程化方法与消除方法 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND PROGRAMMING METHOD AND ERASING METHOD THEREOF
公开(公告)号：TWI248616B
公开(公告)日：2006-02-01
申请号：TW093117351
申请日：2004-06-16
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：玉井幸夫 TAMAI, YUKIO , 井上剛至 INOUE, KOHJI , 森田晃明 MORITA, TERUAKI
IPC分类号： G11C
CPC分类号： G11C13/0007 , G11C13/0069 , G11C16/3427 , G11C2013/009 , G11C2213/31 , G11C2213/77
摘要：構成記憶體陣列(1)之各可變電阻元件(22)係同一列之一方端彼此連接於共通之字元線(20)，同一行之他方端彼此連接於共通之位元線(21)。選擇第1字元線電壓而施加至選擇字元線，選擇第2字元線電壓而施加至非選擇字元線，選擇第1位元線電壓而施加至選擇位元線，選擇第2位元線電壓而施加至非選擇位元線。以第1字元線電壓與第1位元線電壓之電壓差為使可變電阻元件之電阻值變化之第1電壓差以上，將第1字元線電壓與第2位元線電壓之電壓差、第2字元線電壓與第1位元線電壓之電壓差及第2字元線電壓與第2位元線電壓之電壓差各個設定成不使可變電阻元件之電阻值變化之第2電壓差以下。
简体摘要：构成内存数组(1)之各可变电阻组件(22)系同一列之一方端彼此连接于共通之字符线(20)，同一行之他方端彼此连接于共通之比特线(21)。选择第1字符线电压而施加至选择字符线，选择第2字符线电压而施加至非选择字符线，选择第1比特线电压而施加至选择比特线，选择第2比特线电压而施加至非选择比特线。以第1字符线电压与第1比特线电压之电压差为使可变电阻组件之电阻值变化之第1电压差以上，将第1字符线电压与第2比特线电压之电压差、第2字符线电压与第1比特线电压之电压差及第2字符线电压与第2比特线电压之电压差各个设置成不使可变电阻组件之电阻值变化之第2电压差以下。

3. 发明专利

TW200710866A 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW200710866A
公开(公告)日：2007-03-16
申请号：TW095123720
申请日：2006-06-30
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：井上剛至 INOUE, KOHJI
IPC分类号： G11C
CPC分类号： H01L27/101 , G11C7/12 , G11C7/18 , G11C13/0002 , G11C13/0026 , G11C2207/002 , G11C2213/77 , H01L27/0207 , H01L27/24 , H01L27/285 , H01L43/08 , H01L45/04 , H01L45/145
摘要：本發明之目的在於,於具有交叉點型記憶胞陣列之半導體記憶裝置中降低寫入動作時之動作電流,該交叉點型記憶胞陣列具備包含藉由電阻之變化來記憶資訊之可變電阻元件的記憶胞。多條主資料線GDL0~GDL7向列方向延伸,該多條主資料線用以分別對應於至少在列方向上排列多個之各記憶胞陣列BK0~BK3之各資料線DL0~DL7而供給特定資料線電壓,於各記憶胞陣列BK0~BK3中,各主資料線GDL0~GDL7分別經由個別的資料線選擇電晶體TD0k~TD7k與所對應之資料線DL0~DL7相連,各記憶胞陣列BK0~BK3之資料線DL0~DL7之條數於1次寫入動作中,與同時成為寫入對象之記憶胞之最大數相等。
简体摘要：本发明之目的在于,于具有交叉点型记忆胞数组之半导体记忆设备中降低写入动作时之动作电流,该交叉点型记忆胞数组具备包含借由电阻之变化来记忆信息之可变电阻组件的记忆胞。多条主数据线GDL0~GDL7向列方向延伸,该多条主数据线用以分别对应于至少在列方向上排列多个之各记忆胞数组BK0~BK3之各数据线DL0~DL7而供给特定数据线电压,于各记忆胞数组BK0~BK3中,各主数据线GDL0~GDL7分别经由个别的数据线选择晶体管TD0k~TD7k与所对应之数据线DL0~DL7相连,各记忆胞数组BK0~BK3之数据线DL0~DL7之条数于1次写入动作中,与同时成为写入对象之记忆胞之最大数相等。

4. 发明专利

TW200703622A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW200703622A
公开(公告)日：2007-01-16
申请号：TW095117770
申请日：2006-05-19
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：田尻雅之 TAJIRI, MASAYUKI , 島岡篤志 SHIMAOKA, ATSUSHI , 井上剛至 INOUE, KOHJI
IPC分类号： H01L
CPC分类号： G11C13/00 , G11C13/0023 , G11C13/0069 , G11C2013/009 , G11C2213/77
摘要：本發明提供一種半導體記憶裝置,其可矯正起因於記憶胞陣列內之位置差異所致的佈線長度差異造成之在可變電阻元件上所施加之有效電壓之不均勻,抑制記憶胞間之可變電阻元件之電阻變化特性之差異。本發明為包含記憶胞陣列100的半導體記憶裝置1,該記憶胞陣列100係將具有可變電阻元件之記憶胞之同一列之記憶胞連接於共通之字元線,且將同一行之記憶胞連接於共通之位元線而成者,在特定之記憶動作時,以便成為寫入或刪除對象之選擇記憶胞之可變電阻上所施加之電壓脈衝的有效電壓振幅與記憶胞陣列100內之配置位置無關地皆納入一定範圍內之方式,選擇字元線及選擇位元線中至少任何一方之端部上所施加之電壓脈衝之電壓振幅,依據選擇記憶胞之記憶胞陣列100內之配置位置進行調整。
简体摘要：本发明提供一种半导体记忆设备,其可矫正起因于记忆胞数组内之位置差异所致的布线长度差异造成之在可变电阻组件上所施加之有效电压之不均匀,抑制记忆胞间之可变电阻组件之电阻变化特性之差异。本发明为包含记忆胞数组100的半导体记忆设备1,该记忆胞数组100系将具有可变电阻组件之记忆胞之同一列之记忆胞连接于共通之字符线,且将同一行之记忆胞连接于共通之比特线而成者,在特定之记忆动作时,以便成为写入或删除对象之选择记忆胞之可变电阻上所施加之电压脉冲的有效电压振幅与记忆胞数组100内之配置位置无关地皆纳入一定范围内之方式,选择字符线及选择比特线中至少任何一方之端部上所施加之电压脉冲之电压振幅,依据选择记忆胞之记忆胞数组100内之配置位置进行调整。

5. 发明专利

TWI304990B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TWI304990B
公开(公告)日：2009-01-01
申请号：TW095123720
申请日：2006-06-30
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：井上剛至 INOUE, KOHJI
IPC分类号： G11C
CPC分类号： H01L27/101 , G11C7/12 , G11C7/18 , G11C13/0002 , G11C13/0026 , G11C2207/002 , G11C2213/77 , H01L27/0207 , H01L27/24 , H01L27/285 , H01L43/08 , H01L45/04 , H01L45/145
摘要：本發明之目的在於,於具有交叉點型記憶胞陣列之半導體記憶裝置中降低寫入動作時之動作電流,該交叉點型記憶胞陣列具備包含藉由電阻之變化來記憶資訊之可變電阻元件的記憶胞。多條主資料線GDL0~GDL7向列方向延伸,該多條主資料線用以分別對應於至少在列方向上排列多個之各記憶胞陣列BK0~BK3之各資料線DL0~DL7而供給特定資料線電壓,於各記憶胞陣列BK0~BK3中,各主資料線GDL0~GDL7分別經由個別的資料線選擇電晶體TD0k~TD7k與所對應之資料線DL0~DL7相連,各記憶胞陣列BK0~BK3之資料線DL0~DL7之條數於1次寫入動作中,與同時成為寫入對象之記憶胞之最大數相等。
简体摘要：本发明之目的在于,于具有交叉点型记忆胞数组之半导体记忆设备中降低写入动作时之动作电流,该交叉点型记忆胞数组具备包含借由电阻之变化来记忆信息之可变电阻组件的记忆胞。多条主数据线GDL0~GDL7向列方向延伸,该多条主数据线用以分别对应于至少在列方向上排列多个之各记忆胞数组BK0~BK3之各数据线DL0~DL7而供给特定数据线电压,于各记忆胞数组BK0~BK3中,各主数据线GDL0~GDL7分别经由个别的数据线选择晶体管TD0k~TD7k与所对应之数据线DL0~DL7相连,各记忆胞数组BK0~BK3之数据线DL0~DL7之条数于1次写入动作中,与同时成为写入对象之记忆胞之最大数相等。

6. 发明专利

TWI297946B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI297946B
公开(公告)日：2008-06-11
申请号：TW095117770
申请日：2006-05-19
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：田尻雅之 TAJIRI, MASAYUKI , 島岡篤志 SHIMAOKA, ATSUSHI , 井上剛至 INOUE, KOHJI
IPC分类号： H01L , G11C
CPC分类号： G11C13/00 , G11C13/0023 , G11C13/0069 , G11C2013/009 , G11C2213/77
摘要：本發明提供一種半導體記憶裝置,其可矯正起因於記憶胞陣列內之位置差異所致的佈線長度差異造成之在可變電阻元件上所施加之有效電壓之不均勻,抑制記憶胞間之可變電阻元件之電阻變化特性之差異。本發明為包含記憶胞陣列100的半導體記憶裝置1,該記憶胞陣列100係將具有可變電阻元件之記憶胞之同一列之記憶胞連接於共通之字元線,且將同一行之記憶胞連接於共通之位元線而成者,在特定之記憶動作時,以便成為寫入或刪除對象之選擇記憶胞之可變電阻上所施加之電壓脈衝的有效電壓振幅與記憶胞陣列100內之配置位置無關地皆納入一定範圍內之方式,選擇字元線及選擇位元線中至少任何一方之端部上所施加之電壓脈衝之電壓振幅,依據選擇記憶胞之記憶胞陣列100內之配置位置進行調整。
简体摘要：本发明提供一种半导体记忆设备,其可矫正起因于记忆胞数组内之位置差异所致的布线长度差异造成之在可变电阻组件上所施加之有效电压之不均匀,抑制记忆胞间之可变电阻组件之电阻变化特性之差异。本发明为包含记忆胞数组100的半导体记忆设备1,该记忆胞数组100系将具有可变电阻组件之记忆胞之同一列之记忆胞连接于共通之字符线,且将同一行之记忆胞连接于共通之比特线而成者,在特定之记忆动作时,以便成为写入或删除对象之选择记忆胞之可变电阻上所施加之电压脉冲的有效电压振幅与记忆胞数组100内之配置位置无关地皆纳入一定范围内之方式,选择字符线及选择比特线中至少任何一方之端部上所施加之电压脉冲之电压振幅,依据选择记忆胞之记忆胞数组100内之配置位置进行调整。

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