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1. 发明专利

TWI260757B 積體電路結構與提供電源電壓至積體電路之方法 VERY FINE-GRAIN VOLTAGE ISLAND INTEGRATED CIRCUIT 有权
简体标题：集成电路结构与提供电源电压至集成电路之方法 VERY FINE-GRAIN VOLTAGE ISLAND INTEGRATED CIRCUIT
公开(公告)号：TWI260757B
公开(公告)日：2006-08-21
申请号：TW094113073
申请日：2005-04-25
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：侯永清 HOU, CLIFF , 田麗鈞 TIEN, LI CHUN , 蕭慶和 SHAW, CHING HAO , 游萬斌 YU, WAN PIN , 鄭嘉麟 CHENG, CHIA LIN , 魯立忠 LU, LEE CHUNG
IPC分类号： H01L
CPC分类号： G06F1/189 , G11C5/063 , G11C5/14 , H01L23/5286 , H01L2924/0002 , H01L2924/00
摘要：本發明係有關於供應電壓至積體電路之方法。一高電壓VddH以及/或一低電壓VddL可被供應至一注入單元並被導引至其餘單元。電壓VddH與 VddL當中之每一電壓係經由一第一電壓供應線與一第二電壓線當中之一傳達。一電壓選路線導引所需電壓至一注入單元。該第一與第二電壓供應線較佳上係平行於該電壓選路線互相平行，而且其邊緣與該電壓選路線之邊緣大體上校準。形成通孔以導引該所需電壓。並且較佳上，第一電壓供應線係一形成於該注入單元範圍外之M1導線，而該第二電壓供應線係一形成於該注入單元範圍內之M2導線。
简体摘要：本发明系有关于供应电压至集成电路之方法。一高电压VddH以及/或一低电压VddL可被供应至一注入单元并被导引至其余单元。电压VddH与 VddL当中之每一电压系经由一第一电压供应线与一第二电压线当中之一传达。一电压选路线导引所需电压至一注入单元。该第一与第二电压供应线较佳上系平行于该电压选路线互相平行，而且其边缘与该电压选路线之边缘大体上校准。形成通孔以导引该所需电压。并且较佳上，第一电压供应线系一形成于该注入单元范围外之M1导线，而该第二电压供应线系一形成于该注入单元范围内之M2导线。

2. 发明专利

TW200636522A 天線比決定方法 METHOD FOR DETERMINING ANTENNA RATIO 审中-公开
简体标题：天线比决定方法 METHOD FOR DETERMINING ANTENNA RATIO
公开(公告)号：TW200636522A
公开(公告)日：2006-10-16
申请号：TW095112062
申请日：2006-04-04
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王中興 CHUNG-HSING WANG , 李壽益 SHOU-YI LEE , 魯立忠 LU, LEE CHUNG
IPC分类号： G06F
CPC分类号： G06F17/5036
摘要：一種決定電路中內連線之天線比之方法。上述內連線可繞穿至少一連接層且與至少一閘極氧化區耦接。每一連接層上所有構成元件之累積天線比，係考量與上述相關閘極氧化區耦接之既定連接層上每一構成元件，以及耦接於目前連接層之構成元件與上述閘極氧化區之間至少一連接層上之任何構成元件所導致之天線效應來決定。以同樣的方式，上述內連線之最頂層累積天線比係根據最頂層以下連接層之累積天線比來決定。
简体摘要：一种决定电路中内连接之天线比之方法。上述内连接可绕穿至少一连接层且与至少一闸极氧化区耦接。每一连接层上所有构成组件之累积天线比，系考量与上述相关闸极氧化区耦接之既定连接层上每一构成组件，以及耦接于目前连接层之构成组件与上述闸极氧化区之间至少一连接层上之任何构成组件所导致之天线效应来决定。以同样的方式，上述内连接之最顶层累积天线比系根据最顶层以下连接层之累积天线比来决定。

3. 发明专利

TWI252584B 積體電路內的解耦電容模組以及其形成方法 DE-COUPLING CAPACITORS PRODUCED BY UTILIZING DUMMY CONDUCTIVE STRUCTURES INTEGRATED CIRCUITS 有权
简体标题：集成电路内的解耦电容模块以及其形成方法 DE-COUPLING CAPACITORS PRODUCED BY UTILIZING DUMMY CONDUCTIVE STRUCTURES INTEGRATED CIRCUITS
公开(公告)号：TWI252584B
公开(公告)日：2006-04-01
申请号：TW094114505
申请日：2005-05-05
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：侯永清 HOU, CLIFF , 魯立忠 LU, LEE CHUNG , 鄭嘉麟 CHENG, CHIA LIN
IPC分类号： H01L
CPC分类号： H01L23/5223 , H01L23/5286 , H01L2924/0002 , H01L2924/00
摘要：本發明係揭露一種利用積體電路內虛設導電元件製成之解耦電容模組。該解耦模組包括至少一個具有一個以上主動節點之電路模組，以及包括至少一個未連接至任何主動節點之虛設導電元件，其中該虛設導電元件利用一絕緣區與一高電壓導體或一低電壓導體分離，用以提供一解耦電容。
简体摘要：本发明系揭露一种利用集成电路内虚设导电组件制成之解耦电容模块。该解耦模块包括至少一个具有一个以上主动节点之电路模块，以及包括至少一个未连接至任何主动节点之虚设导电组件，其中该虚设导电组件利用一绝缘区与一高电压导体或一低电压导体分离，用以提供一解耦电容。

4. 发明专利

TWI303482B 以時脈延遲補償層次時脈歪斜之方法有权
简体标题：以时脉延迟补偿层次时脉歪斜之方法
公开(公告)号：TWI303482B
公开(公告)日：2008-11-21
申请号：TW091112444
申请日：2002-06-07
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：侯永清 HOU, YUNG CHIN , 鄭嘉麟 , 魯立忠 LU, LEE CHUNG
IPC分类号： H01L
摘要：一種層次型積體電路佈局時脈歪斜之補償方法,首先當積
體電路佈局於區塊(block)時,即對每一區塊均保留預留
區。而待頂層次時脈佈局及區塊之時脈佈局都完成時,計
算自時脈產生器至佈局時脈區(clock domain)內之最長時
脈延遲,再分別計算每一區塊內部最大時脈延遲。接著再
將此時脈區最長時脈延遲分別與各區塊內部最大時脈延遲
相減即為時脈產生器至每一區塊頂層階段之時脈歪斜。此
時依據需補償的時間大小,在各預留區內將緩衝器佈局於
其內,而達到去除頂層階段(top level)消除時脈歪斜之
目的。
简体摘要：一种层次型集成电路布局时脉歪斜之补偿方法,首先当积体电路布局于区块(block)时,即对每一区块均保留预留区。而待顶层次时脉布局及区块之时脉布局都完成时,计算自时脉产生器至布局时脉区(clock domain)内之最长时脉延迟,再分别计算每一区块内部最大时脉延迟。接着再将此时脉区最长时脉延迟分别与各区块内部最大时脉延迟相减即为时脉产生器至每一区块顶层阶段之时脉歪斜。此时依据需补偿的时间大小,在各预留区内将缓冲器布局于其内,而达到去除顶层阶段(top level)消除时脉歪斜之目的。

5. 发明专利

TWI252560B 積體電路,積體電路之電接連再選路方法以及積體電路中之虛設導電段區段 INTEGRATED CIRCUIT DESIGN FOR ROUTING AN ELECTRICAL CONNECTION 有权
简体标题：集成电路,集成电路之电接连再选路方法以及集成电路中之虚设导电段区段 INTEGRATED CIRCUIT DESIGN FOR ROUTING AN ELECTRICAL CONNECTION
公开(公告)号：TWI252560B
公开(公告)日：2006-04-01
申请号：TW094113261
申请日：2005-04-26
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：鄭嘉麟 CHENG, CHIA LIN , 胡頂達 HU, DING DAR , 魯立忠 LU, LEE CHUNG
IPC分类号： H01L
CPC分类号： H01L27/0203 , H01L23/525 , H01L2924/0002 , H01L2924/00
摘要：本發明係有關於一種用作電接連選路之積體電路，包括一具有一第一組離散排列的虛設導電段之第一金屬層，以及一具有一第二組離散排列的虛設導電段之第二金屬層。該第一組和該第二組導電段相互交插而具有垂直重疊區域，用以藉著將該第一虛設導電段和該第二虛設導電段中之一預定次組合，經由它們的垂直重疊區域，選擇性地連接起來，為兩個虛設導電段上之一第一選定節點和一第二選定節點間提供一預定鏈接路徑。
简体摘要：本发明系有关于一种用作电接连选路之集成电路，包括一具有一第一组离散排列的虚设导电段之第一金属层，以及一具有一第二组离散排列的虚设导电段之第二金属层。该第一组和该第二组导电段相互交插而具有垂直重叠区域，用以借着将该第一虚设导电段和该第二虚设导电段中之一预定次组合，经由它们的垂直重叠区域，选择性地连接起来，为两个虚设导电段上之一第一选定节点和一第二选定节点间提供一预定链接路径。

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