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3. 发明专利

TWI318006B 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
公开(公告)号：TWI318006B
公开(公告)日：2009-12-01
申请号：TW095101834
申请日：2006-01-18
申请人：三洋電機股份有限公司
发明人：石田裕康 , 及川慎 , 岡田喜久雄 , 宮原正二 , 落合直弘 , 櫛山和成
IPC分类号： H01L
CPC分类号： H01L29/7802 , H01L29/0696 , H01L29/0869 , H01L29/1095 , H01L29/66712 , H01L29/66734 , H01L29/7813
摘要：本發明之課題在於，通道層為雜質濃度相對較低之區域。於將閘極形成為長條狀，且將源極區形成為梯狀之圖案中，由於在一部分的源極區正下方，配置有通道層的低濃度區域，因而產生電位降低，使電子雪崩耐受量劣化之問題。
本發明為一種半導體裝置及其製造方法，於將閘極形成為長條狀，且將源極區形成為梯狀之圖案中，將基體區設置為與閘極平行之長條狀。於與閘極鄰接之第1源極區之間的通道層表面，使第1基體區暴露出，於將第1源極區彼此之間加以連接之第2源極區的下方，設置第2基體區。藉此可提升電子雪崩耐受量。此外，由於不需具備用於形成基體區之遮罩，因而具備更充裕的對位精準度。 An object of the present invention is to cope with a problem that electrical potential is decreased and avalanche resistance is degraded because a low concentration area of channel layer, which is an area with relatively low concentration of impurity, is disposed just below a source area partially, with respect to a pattern in which a gate electrode is formed to be a stripe shape and the source area is formed to be a ladder shape.
In the present invention, a body area is formed to be a stripe shape parallel to a gate electrode in a pattern in which the gate electrode is formed to be a stripe shape and a source area is formed to be a ladder shape. A first body area is exposed from between first source areas adjacent to the gate electrode, and a second body area is provided below a second source area connected to the first source areas. Thereby, avalanche resistance can be increased. Moreover, since a mask for forming the body area is not required, alignment accuracy can be increased. 【創作特點】第16圖(A)的圖案係，閘極33為長條狀，且源極區35為梯狀。源極區35係由，沿著閘極33之長條狀的源極區35a，以及將這些源極區35a加以連結之源極區35b所構成。於第16圖(A)中，例如，於水平方向延伸之源極區35b係與源極38接觸，於垂直方向延伸之源極區35a，係如第16圖(B)所示，與源極38接觸。
此外，基體區34，係於從源極區35所暴露出之通道層24的表面，配置為島狀。亦即，於c－c線剖面圖中，如第16圖(B)所示，係於通道層24的表面設置基體區34。基體區34之雜質濃度，約為1E19至1E20cm － 3 。雖然通道層24為雜質濃度相對較低之區域，但是於c－c線剖面圖中，於與源極38之接觸孔CH的下方，配置有雜質濃度較高之基體區34。亦即，雜質濃度相對較低之區域，於接觸孔CH的正下方，實質上並不存在。
第18圖係顯示第16圖(A)之d－d線剖面圖。於d－d線剖面圖中，如第18圖所示，並未配置基體區34，而僅於通道層24的最表面，配置源極區35。
之後，於藉由雜質的離子植入與擴散而形成通道層24的情況下，峰值濃度亦成為1E17cm － 3 。亦即，於此圖案中，於雜質濃度較高之n型源極區35的正下方，配置有雜質濃度相對較低之p型通道層24，並由於雜質濃度較低之通道層24，而產生電位下降。
若於此狀態下，於源極區35－通道層24之間(射極－基極之間)施加順向電壓，而引起寄生雙載子動作的話，則會導致電子雪崩。
如此，於將源極區35形成為梯狀之圖案中，係可確保源極接觸面積而降低源極接觸電阻。然而，由於係選擇性地設置基體區34，因此在未設置有基體區34之區域，源極區35正下方的電阻會變大。因此容易產生寄生雙載子動作，而產生電子雪崩耐受量劣化之問題。
本發明係鑑於上述課題而創作之發明，第1，本發明為一種半導體裝置，係具備：汲極區，係於一導電型半導體基板上疊層一導電型半導體層；逆導電型通道層，係設置於上述汲極區表面；絕緣膜，係與上述通道層接觸；閘極，係經介上述絕緣膜與上述通道層鄰接，並設置為長條狀；一導電型源極區，係設置於上述通道層表面，並與上述閘極相鄰；逆導電型第1基體區，係設置於上述通道層表面；及逆導電型第2基體區，係埋入於上述通道層內部；藉此來解決上述課題。
第2，本發明為一種半導體裝置，係具備：汲極區，係於一導電型半導體基板上疊層一導電型半導體層；逆導電型通道層，係設置於上述汲極區表面；溝渠，係貫通上述通道層，並設置為長條狀；絕緣膜，係至少設置於上述溝渠內壁；閘極，係埋設於上述溝渠內；一導電型源極區，係設置於與上述溝渠鄰接之上述通道層表面；逆導電型第1基體區，係設置於上述通道層表面；及逆導電型第2基體區，係埋入於上述通道層內部；藉此來解決上述課題。
第3，本發明為一種半導體裝置之製造方法，係具備：於一導電型半導體基板上疊層一導電型半導體層之汲極區，形成逆導電型通道層之製程；將被覆上述通道層的一部分之絕緣膜加以形成之製程；將經介上述絕緣膜而與上述通道層接觸之長條狀的閘極加以形成之製程；於與上述閘極相鄰之上述通道層表面，形成一導電型源極區之製程；及將位於上述通道層表面之逆導電型第1基體區、與埋入於上述通道層內部之逆導電型第2基體區加以形成之製程；藉此來解決上述課題。
第4，本發明為一種半導體裝置之製造方法，係具備：於一導電型半導體基板上疊層一導電型半導體層之汲極區，形成逆導電型通道層，並將貫通該通道層之長條狀的溝渠加以形成之製程；至少於上述溝渠內壁形成絕緣膜之製程；於上述溝渠內形成閘極之製程；於與上述溝渠鄰接之上述通道層表面，形成一導電型源極區之製程；及將位於上述通道層表面之逆導電型第1基體區、與埋入於上述通道層內部之逆導電型第2基體區加以形成之製程；藉此來解決上述課題。
根據本發明，第1，係將閘極形成為長條狀，且將源極區設置於梯狀的圖案，而成為可提升源極接觸面積之構造，並且亦可於源極區的正下方配置基體區。因此可部分性的消除對電子雪崩破壞為較弱之區域，因此可提升整體裝置之電子雪崩耐受量。
此外，由於將源極區形成為梯狀，因此可將沿著閘極之第1源極區，利用為射極鎮流電阻。藉此，可防止於MOSFET中，因寄生雙載子的動作所造成之二次崩潰(breakdown)。此外，即使為雙載子電晶體之IGBT(Insulated Gate Bipolar Transistor：絕緣閘極雙載子電晶體)的情況下，亦可防止二次崩潰。
第2，由於基體區可採用層間絕緣膜作為遮罩來進行離子植入，因此可削減用於形成基體區的遮罩。此外，藉此可增加1片遮罩量之對位精準度的充裕性。
简体摘要：本发明之课题在于，信道层为杂质浓度相对较低之区域。于将闸极形成为长条状，且将源极区形成为梯状之图案中，由于在一部分的源极区正下方，配置有信道层的低浓度区域，因而产生电位降低，使电子雪崩耐受量劣化之问题。本发明为一种半导体设备及其制造方法，于将闸极形成为长条状，且将源极区形成为梯状之图案中，将基体区设置为与闸极平行之长条状。于与闸极邻接之第1源极区之间的信道层表面，使第1基体区暴露出，于将第1源极区彼此之间加以连接之第2源极区的下方，设置第2基体区。借此可提升电子雪崩耐受量。此外，由于不需具备用于形成基体区之遮罩，因而具备更充裕的对位精准度。 An object of the present invention is to cope with a problem that electrical potential is decreased and avalanche resistance is degraded because a low concentration area of channel layer, which is an area with relatively low concentration of impurity, is disposed just below a source area partially, with respect to a pattern in which a gate electrode is formed to be a stripe shape and the source area is formed to be a ladder shape. In the present invention, a body area is formed to be a stripe shape parallel to a gate electrode in a pattern in which the gate electrode is formed to be a stripe shape and a source area is formed to be a ladder shape. A first body area is exposed from between first source areas adjacent to the gate electrode, and a second body area is provided below a second source area connected to the first source areas. Thereby, avalanche resistance can be increased. Moreover, since a mask for forming the body area is not required, alignment accuracy can be increased. 【创作特点】第16图(A)的图案系，闸极33为长条状，且源极区35为梯状。源极区35系由，沿着闸极33之长条状的源极区35a，以及将这些源极区35a加以链接之源极区35b所构成。于第16图(A)中，例如，于水平方向延伸之源极区35b系与源极38接触，于垂直方向延伸之源极区35a，系如第16图(B)所示，与源极38接触。此外，基体区34，系于从源极区35所暴露出之信道层24的表面，配置为岛状。亦即，于c－c线剖面图中，如第16图(B)所示，系于信道层24的表面设置基体区34。基体区34之杂质浓度，约为1E19至1E20cm － 3 。虽然信道层24为杂质浓度相对较低之区域，但是于c－c线剖面图中，于与源极38之接触孔CH的下方，配置有杂质浓度较高之基体区34。亦即，杂质浓度相对较低之区域，于接触孔CH的正下方，实质上并不存在。第18图系显示第16图(A)之d－d线剖面图。于d－d线剖面图中，如第18图所示，并未配置基体区34，而仅于信道层24的最表面，配置源极区35。之后，于借由杂质的离子植入与扩散而形成信道层24的情况下，峰值浓度亦成为1E17cm － 3 。亦即，于此图案中，于杂质浓度较高之n型源极区35的正下方，配置有杂质浓度相对较低之p型信道层24，并由于杂质浓度较低之信道层24，而产生电位下降。若于此状态下，于源极区35－信道层24之间(射极－基极之间)施加顺向电压，而引起寄生双载子动作的话，则会导致电子雪崩。如此，于将源极区35形成为梯状之图案中，系可确保源极接触面积而降低源极接触电阻。然而，由于系选择性地设置基体区34，因此在未设置有基体区34之区域，源极区35正下方的电阻会变大。因此容易产生寄生双载子动作，而产生电子雪崩耐受量劣化之问题。本发明系鉴于上述课题而创作之发明，第1，本发明为一种半导体设备，系具备：汲极区，系于一导电型半导体基板上叠层一导电型半导体层；逆导电型信道层，系设置于上述汲极区表面；绝缘膜，系与上述信道层接触；闸极，系经介上述绝缘膜与上述信道层邻接，并设置为长条状；一导电型源极区，系设置于上述信道层表面，并与上述闸极相邻；逆导电型第1基体区，系设置于上述信道层表面；及逆导电型第2基体区，系埋入于上述信道层内部；借此来解决上述课题。第2，本发明为一种半导体设备，系具备：汲极区，系于一导电型半导体基板上叠层一导电型半导体层；逆导电型信道层，系设置于上述汲极区表面；沟渠，系贯通上述信道层，并设置为长条状；绝缘膜，系至少设置于上述沟渠内壁；闸极，系埋设于上述沟渠内；一导电型源极区，系设置于与上述沟渠邻接之上述信道层表面；逆导电型第1基体区，系设置于上述信道层表面；及逆导电型第2基体区，系埋入于上述信道层内部；借此来解决上述课题。第3，本发明为一种半导体设备之制造方法，系具备：于一导电型半导体基板上叠层一导电型半导体层之汲极区，形成逆导电型信道层之制程；将被复上述信道层的一部分之绝缘膜加以形成之制程；将经介上述绝缘膜而与上述信道层接触之长条状的闸极加以形成之制程；于与上述闸极相邻之上述信道层表面，形成一导电型源极区之制程；及将位于上述信道层表面之逆导电型第1基体区、与埋入于上述信道层内部之逆导电型第2基体区加以形成之制程；借此来解决上述课题。第4，本发明为一种半导体设备之制造方法，系具备：于一导电型半导体基板上叠层一导电型半导体层之汲极区，形成逆导电型信道层，并将贯通该信道层之长条状的沟渠加以形成之制程；至少于上述沟渠内壁形成绝缘膜之制程；于上述沟渠内形成闸极之制程；于与上述沟渠邻接之上述信道层表面，形成一导电型源极区之制程；及将位于上述信道层表面之逆导电型第1基体区、与埋入于上述信道层内部之逆导电型第2基体区加以形成之制程；借此来解决上述课题。根据本发明，第1，系将闸极形成为长条状，且将源极区设置于梯状的图案，而成为可提升源极接触面积之构造，并且亦可于源极区的正下方配置基体区。因此可部分性的消除对电子雪崩破坏为较弱之区域，因此可提升整体设备之电子雪崩耐受量。此外，由于将源极区形成为梯状，因此可将沿着闸极之第1源极区，利用为射极镇流电阻。借此，可防止于MOSFET中，因寄生双载子的动作所造成之二次崩溃(breakdown)。此外，即使为双载子晶体管之IGBT(Insulated Gate Bipolar Transistor：绝缘闸极双载子晶体管)的情况下，亦可防止二次崩溃。第2，由于基体区可采用层间绝缘膜作为遮罩来进行离子植入，因此可削减用于形成基体区的遮罩。此外，借此可增加1片遮罩量之对位精准度的充裕性。

5. 发明专利

TWI318007B 絕緣閘極型半導體裝置及其製造方法 INSULATION GATE TYPE SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD 失效
简体标题：绝缘闸极型半导体设备及其制造方法 INSULATION GATE TYPE SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
公开(公告)号：TWI318007B
公开(公告)日：2009-12-01
申请号：TW095127946
申请日：2006-07-31
申请人：三洋電機股份有限公司
发明人：櫛山和成 , 岡田哲也 , 及川慎
IPC分类号： H01L
CPC分类号： H01L29/7811 , H01L24/05 , H01L24/06 , H01L24/45 , H01L24/48 , H01L24/49 , H01L29/66734 , H01L29/7397 , H01L29/7808 , H01L29/7813 , H01L2224/02166 , H01L2224/04042 , H01L2224/05073 , H01L2224/05166 , H01L2224/05187 , H01L2224/05552 , H01L2224/05553 , H01L2224/05554 , H01L2224/05556 , H01L2224/05624 , H01L2224/0603 , H01L2224/45144 , H01L2224/48463 , H01L2224/48624 , H01L2224/49107 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01022 , H01L2924/01033 , H01L2924/0105 , H01L2924/01079 , H01L2924/01082 , H01L2924/01322 , H01L2924/13055 , H01L2924/13091 , H01L2924/19043 , H01L2924/00014 , H01L2924/04941 , H01L2924/04953 , H01L2924/01074 , H01L2924/00
摘要：以往，係使一層金屬電極層與元件區域接觸，然後在該金屬電極層上固接連接線。為減低裝置的導通電阻，雖較佳為將金屬電極層的膜厚加厚，但圖案化的精度有其極限。此外，使用金細線作為連接線時，會有隨著時間經過而形成金/鋁共晶層，而對元件區域的層間絕緣膜施予壓力的問題。本發明係將金屬電極層做成兩層。第1電極層係如習知方式以配合元件區域之微細的間距來予以圖案化。另一方面，第2電極層只要與第1電極層接觸即可，間距很寬也沒有問題。也就是說能將第2電極層形成為希望的膜厚。此外，藉由於打線接合區域下方的第1電極層上配置氮化膜，即使發生因金/鋁共晶層而導致的體積膨脹時，也能防止其應力傳導至元件區域。 In a conventional insulation gate type semiconductor device, a layer of metal electrode layer is made to contact with an element region, and bonding wires are bonded on the metal electrode layer. It is preferred of forming the metal electrode layer thickly so as to decrease the ON resistance of the device, however, the precision of patterning a thick metal electrode layer is limited. Moreover, when an Au fine wire is used as the bonding wire, there is a problem that an Au/Al eutectic layer forms with the lapse of time and puts a pressure upon the interlayer insulation film of the element region. In the present invention, two metal electrode layers are formed, therefore as long as the first one is patterned by a small spaced distance matching the element region as usual and the second one is formed to contact with the first one, the second one can be patterned by a wide spaced distance without causing any problems. That is, the second metal electrode layer can be made into a desired film thickness. Also, a nitride film is disposed oh the first metal electrode layer below the wire bonding area, so that even in a case that volume expansion caused by the Au/Al eutectic layer happened, the stress caused by the volume expansion can be prevented from transmitting to the element region. 【創作特點】於MOSFET等絕緣閘極型半導體裝置中，導通電阻的減低為提升特性的重要因素。為減低導通電阻可採用各種方法，例如減低與元件區域的全面接觸之金屬電極層47(源極電極47s)的電阻值，即為成本較低且容易實施者。具體而言，一般採用鋁合金所構成的金屬電極層47作為電阻值低的金屬層。
然而，鋁合金的金屬電極層47在使用金(Au)細線作為連接線時，會有例如經過某期間後即有不良情況發生之問題。也就是說，當將Au球直接固接於金屬電極層47時，隨著時間的經過，其交界的Au與Al會互相擴散，而形成Au/Al共晶層。Au/Al共晶會導致體積膨脹，而體積膨脹時的應力會對層間絕緣膜46施予壓力。
當壓力加諸於層間絕緣膜46時，會有產生裂痕C(參照第9圖(A))，引起閘極－源極間的洩漏(leak)之問題。
此外，若要進一步減低導通電阻時，也考慮例如變更鋁合金層而使用電阻值更低的金屬層。只要不是鋁合金層，就能避免上述因Al/Au共晶而導致之裂痕C的產生。然而，鋁合金層能利用既有的濺鍍裝置，成本也便宜。又由於容易圖案化，故適宜作為金屬電極層47。因此，金屬電極層47採用鋁合金，並加厚金屬電極層47的膜厚，可藉此更減低電阻值。
然而，即使加厚鋁合金的膜厚也有其極限。亦即，以低成本的濕蝕刻(wet etching)施行鋁合金的圖案化時，會發生與深度方向的蝕刻量相等之側蝕刻(side etching)，故膜厚愈厚，愈需要確保與相鄰的圖案(例如閘極墊電極47g與源極電極47s)的間距。因此，元件區域51與閘極墊電極47g的圖案配置會比需要的還寬，因而有晶片尺寸變大的問題。
另一方面，若使用乾蝕刻則不會產生側蝕刻，但蝕刻裝置成本高昂。此外，由於作為蝕刻遮罩的阻劑(resist)膜與鋁合金的蝕刻選擇比(etch selectivity raito)的關係，可蝕刻的膜厚也有其極限。亦即，鋁合金的乾式蝕刻機(dry etcher)對於在蝕刻與阻劑膜的選擇比低且厚度厚的鋁合金之期間應該存留的阻劑膜也會進行蝕刻，故不能正確形成遮罩圖案。雖可將阻劑膜加厚形成，但如此一來解析度會劣化，不適用於微細的圖案。
本發明係有鑒於上述課題而研創者，第一發明係具備有：設置於半導體基板上之絕緣閘極型半導體元件區域；至少覆蓋於前述元件區域上，且與該元件區域連接之第1電極層；覆蓋前述第1電極層的一部分之絕緣膜；以及覆蓋於前述第1電極層及前述絕緣膜上，且與從該絕緣膜露出的前述第1電極層接觸之第2電極層。
第二發明係具備有：設置於半導體基板上之絕緣閘極型半導體元件區域；至少覆蓋於前述元件區域上，且與該元件區域連接之第1電極層；覆蓋前述第1電極層的一部分之絕緣膜；覆蓋於前述第1電極層及前述絕緣膜上，且與從該絕緣膜露出的前述第1電極層接觸之第2電極層；以及與前述絕緣膜上方的前述第2電極層固接之連接線(bonding wire)。
第三發明係具備有：在半導體基板上形成絕緣閘極型半導體元件區域之步驟；形成至少覆蓋於前述元件區域上，且與該元件區域連接的第1電極層之步驟；形成覆蓋前述第1電極層的一部分的絕緣膜之步驟；以及形成覆蓋於前述第1電極層及前述絕緣膜上，且與從該絕緣膜露出之前述第1電極層接觸的第2電極層之步驟。
依據本發明，第一效果係能藉由配置於連接線固接區域的第1電極層與第2電極層間的絕緣膜，來防止因Au/Al共晶層的形成所導致之層間絕緣膜的破裂。亦即，即使在因Au/Al共晶層的形成而發生體積膨脹的情況，配置於第1電極層與第2電極層間的絕緣膜亦會承受及阻擋體積膨脹的應力。因此，能避免壓力作用至層間絕緣膜，防止層間絕緣膜的破裂。
第二效果係能將金屬電極層的總膜厚加厚形成，故能實現半導體裝置的低導通電阻化。金屬電極層係由第1電極層及第2電極層所構成，且第1電極層係形成為考慮過圖案化時(形成第1開口部時)的側蝕刻量之膜厚。而且，在第1電極層上以希望的膜厚形成第2電極層。第1開口部的開口幅度係元件區域上的源極電極與閘極墊電極之間距，兩者的圖案要儘可能接近。亦即，第1電極層係形成為能形成微細的第1開口部的限度之膜厚。第2電極層只要與第1電極層接觸就足夠，第2電極層的圖案並未要求微細化。因此，由於未嚴格要求阻劑膜的解析度，故能根據導通電阻而形成希望的膜厚。
第三效果係由於能加厚元件區域上總計的電極層的膜厚，故能緩和對元件區域進行打線接合時的衝擊。
简体摘要：以往，系使一层金属电极层与组件区域接触，然后在该金属电极层上固接连接线。为减低设备的导通电阻，虽较佳为将金属电极层的膜厚加厚，但图案化的精度有其极限。此外，使用金细线作为连接线时，会有随着时间经过而形成金/铝共晶层，而对组件区域的层间绝缘膜施予压力的问题。本发明系将金属电极层做成两层。第1电极层系如习知方式以配合组件区域之微细的间距来予以图案化。另一方面，第2电极层只要与第1电极层接触即可，间距很宽也没有问题。也就是说能将第2电极层形成为希望的膜厚。此外，借由于打线接合区域下方的第1电极层上配置氮化膜，即使发生因金/铝共晶层而导致的体积膨胀时，也能防止其应力传导至组件区域。 In a conventional insulation gate type semiconductor device, a layer of metal electrode layer is made to contact with an element region, and bonding wires are bonded on the metal electrode layer. It is preferred of forming the metal electrode layer thickly so as to decrease the ON resistance of the device, however, the precision of patterning a thick metal electrode layer is limited. Moreover, when an Au fine wire is used as the bonding wire, there is a problem that an Au/Al eutectic layer forms with the lapse of time and puts a pressure upon the interlayer insulation film of the element region. In the present invention, two metal electrode layers are formed, therefore as long as the first one is patterned by a small spaced distance matching the element region as usual and the second one is formed to contact with the first one, the second one can be patterned by a wide spaced distance without causing any problems. That is, the second metal electrode layer can be made into a desired film thickness. Also, a nitride film is disposed oh the first metal electrode layer below the wire bonding area, so that even in a case that volume expansion caused by the Au/Al eutectic layer happened, the stress caused by the volume expansion can be prevented from transmitting to the element region. 【创作特点】于MOSFET等绝缘闸极型半导体设备中，导通电阻的减低为提升特性的重要因素。为减低导通电阻可采用各种方法，例如减低与组件区域的全面接触之金属电极层47(源极电极47s)的电阻值，即为成本较低且容易实施者。具体而言，一般采用铝合金所构成的金属电极层47作为电阻值低的金属层。然而，铝合金的金属电极层47在使用金(Au)细线作为连接线时，会有例如经过某期间后即有不良情况发生之问题。也就是说，当将Au球直接固接于金属电极层47时，随着时间的经过，其交界的Au与Al会互相扩散，而形成Au/Al共晶层。Au/Al共晶会导致体积膨胀，而体积膨胀时的应力会对层间绝缘膜46施予压力。当压力加诸于层间绝缘膜46时，会有产生裂痕C(参照第9图(A))，引起闸极－源极间的泄漏(leak)之问题。此外，若要进一步减低导通电阻时，也考虑例如变更铝合金层而使用电阻值更低的金属层。只要不是铝合金层，就能避免上述因Al/Au共晶而导致之裂痕C的产生。然而，铝合金层能利用既有的溅镀设备，成本也便宜。又由于容易图案化，故适宜作为金属电极层47。因此，金属电极层47采用铝合金，并加厚金属电极层47的膜厚，可借此更减低电阻值。然而，即使加厚铝合金的膜厚也有其极限。亦即，以低成本的湿蚀刻(wet etching)施行铝合金的图案化时，会发生与深度方向的蚀刻量相等之侧蚀刻(side etching)，故膜厚愈厚，愈需要确保与相邻的图案(例如闸极垫电极47g与源极电极47s)的间距。因此，组件区域51与闸极垫电极47g的图案配置会比需要的还宽，因而有芯片尺寸变大的问题。另一方面，若使用干蚀刻则不会产生侧蚀刻，但蚀刻设备成本高昂。此外，由于作为蚀刻遮罩的阻剂(resist)膜与铝合金的蚀刻选择比(etch selectivity raito)的关系，可蚀刻的膜厚也有其极限。亦即，铝合金的干式蚀刻机(dry etcher)对于在蚀刻与阻剂膜的选择比低且厚度厚的铝合金之期间应该存留的阻剂膜也会进行蚀刻，故不能正确形成遮罩图案。虽可将阻剂膜加厚形成，但如此一来分辨率会劣化，不适用于微细的图案。本发明系有鉴于上述课题而研创者，第一发明系具备有：设置于半导体基板上之绝缘闸极型半导体组件区域；至少覆盖于前述组件区域上，且与该组件区域连接之第1电极层；覆盖前述第1电极层的一部分之绝缘膜；以及覆盖于前述第1电极层及前述绝缘膜上，且与从该绝缘膜露出的前述第1电极层接触之第2电极层。第二发明系具备有：设置于半导体基板上之绝缘闸极型半导体组件区域；至少覆盖于前述组件区域上，且与该组件区域连接之第1电极层；覆盖前述第1电极层的一部分之绝缘膜；覆盖于前述第1电极层及前述绝缘膜上，且与从该绝缘膜露出的前述第1电极层接触之第2电极层；以及与前述绝缘膜上方的前述第2电极层固接之连接线(bonding wire)。第三发明系具备有：在半导体基板上形成绝缘闸极型半导体组件区域之步骤；形成至少覆盖于前述组件区域上，且与该组件区域连接的第1电极层之步骤；形成覆盖前述第1电极层的一部分的绝缘膜之步骤；以及形成覆盖于前述第1电极层及前述绝缘膜上，且与从该绝缘膜露出之前述第1电极层接触的第2电极层之步骤。依据本发明，第一效果系能借由配置于连接线固接区域的第1电极层与第2电极层间的绝缘膜，来防止因Au/Al共晶层的形成所导致之层间绝缘膜的破裂。亦即，即使在因Au/Al共晶层的形成而发生体积膨胀的情况，配置于第1电极层与第2电极层间的绝缘膜亦会承受及阻挡体积膨胀的应力。因此，能避免压力作用至层间绝缘膜，防止层间绝缘膜的破裂。第二效果系能将金属电极层的总膜厚加厚形成，故能实现半导体设备的低导通电阻化。金属电极层系由第1电极层及第2电极层所构成，且第1电极层系形成为考虑过图案化时(形成第1开口部时)的侧蚀刻量之膜厚。而且，在第1电极层上以希望的膜厚形成第2电极层。第1开口部的开口幅度系组件区域上的源极电极与闸极垫电极之间距，两者的图案要尽可能接近。亦即，第1电极层系形成为能形成微细的第1开口部的限度之膜厚。第2电极层只要与第1电极层接触就足够，第2电极层的图案并未要求微细化。因此，由于未严格要求阻剂膜的分辨率，故能根据导通电阻而形成希望的膜厚。第三效果系由于能加厚组件区域上总计的电极层的膜厚，故能缓和对组件区域进行打线接合时的冲击。

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