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1. 发明专利

TWI318006B 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
公开(公告)号：TWI318006B
公开(公告)日：2009-12-01
申请号：TW095101834
申请日：2006-01-18
申请人：三洋電機股份有限公司
发明人：石田裕康 , 及川慎 , 岡田喜久雄 , 宮原正二 , 落合直弘 , 櫛山和成
IPC分类号： H01L
CPC分类号： H01L29/7802 , H01L29/0696 , H01L29/0869 , H01L29/1095 , H01L29/66712 , H01L29/66734 , H01L29/7813
摘要：本發明之課題在於，通道層為雜質濃度相對較低之區域。於將閘極形成為長條狀，且將源極區形成為梯狀之圖案中，由於在一部分的源極區正下方，配置有通道層的低濃度區域，因而產生電位降低，使電子雪崩耐受量劣化之問題。
本發明為一種半導體裝置及其製造方法，於將閘極形成為長條狀，且將源極區形成為梯狀之圖案中，將基體區設置為與閘極平行之長條狀。於與閘極鄰接之第1源極區之間的通道層表面，使第1基體區暴露出，於將第1源極區彼此之間加以連接之第2源極區的下方，設置第2基體區。藉此可提升電子雪崩耐受量。此外，由於不需具備用於形成基體區之遮罩，因而具備更充裕的對位精準度。 An object of the present invention is to cope with a problem that electrical potential is decreased and avalanche resistance is degraded because a low concentration area of channel layer, which is an area with relatively low concentration of impurity, is disposed just below a source area partially, with respect to a pattern in which a gate electrode is formed to be a stripe shape and the source area is formed to be a ladder shape.
In the present invention, a body area is formed to be a stripe shape parallel to a gate electrode in a pattern in which the gate electrode is formed to be a stripe shape and a source area is formed to be a ladder shape. A first body area is exposed from between first source areas adjacent to the gate electrode, and a second body area is provided below a second source area connected to the first source areas. Thereby, avalanche resistance can be increased. Moreover, since a mask for forming the body area is not required, alignment accuracy can be increased. 【創作特點】第16圖(A)的圖案係，閘極33為長條狀，且源極區35為梯狀。源極區35係由，沿著閘極33之長條狀的源極區35a，以及將這些源極區35a加以連結之源極區35b所構成。於第16圖(A)中，例如，於水平方向延伸之源極區35b係與源極38接觸，於垂直方向延伸之源極區35a，係如第16圖(B)所示，與源極38接觸。
此外，基體區34，係於從源極區35所暴露出之通道層24的表面，配置為島狀。亦即，於c－c線剖面圖中，如第16圖(B)所示，係於通道層24的表面設置基體區34。基體區34之雜質濃度，約為1E19至1E20cm － 3 。雖然通道層24為雜質濃度相對較低之區域，但是於c－c線剖面圖中，於與源極38之接觸孔CH的下方，配置有雜質濃度較高之基體區34。亦即，雜質濃度相對較低之區域，於接觸孔CH的正下方，實質上並不存在。
第18圖係顯示第16圖(A)之d－d線剖面圖。於d－d線剖面圖中，如第18圖所示，並未配置基體區34，而僅於通道層24的最表面，配置源極區35。
之後，於藉由雜質的離子植入與擴散而形成通道層24的情況下，峰值濃度亦成為1E17cm － 3 。亦即，於此圖案中，於雜質濃度較高之n型源極區35的正下方，配置有雜質濃度相對較低之p型通道層24，並由於雜質濃度較低之通道層24，而產生電位下降。
若於此狀態下，於源極區35－通道層24之間(射極－基極之間)施加順向電壓，而引起寄生雙載子動作的話，則會導致電子雪崩。
如此，於將源極區35形成為梯狀之圖案中，係可確保源極接觸面積而降低源極接觸電阻。然而，由於係選擇性地設置基體區34，因此在未設置有基體區34之區域，源極區35正下方的電阻會變大。因此容易產生寄生雙載子動作，而產生電子雪崩耐受量劣化之問題。
本發明係鑑於上述課題而創作之發明，第1，本發明為一種半導體裝置，係具備：汲極區，係於一導電型半導體基板上疊層一導電型半導體層；逆導電型通道層，係設置於上述汲極區表面；絕緣膜，係與上述通道層接觸；閘極，係經介上述絕緣膜與上述通道層鄰接，並設置為長條狀；一導電型源極區，係設置於上述通道層表面，並與上述閘極相鄰；逆導電型第1基體區，係設置於上述通道層表面；及逆導電型第2基體區，係埋入於上述通道層內部；藉此來解決上述課題。
第2，本發明為一種半導體裝置，係具備：汲極區，係於一導電型半導體基板上疊層一導電型半導體層；逆導電型通道層，係設置於上述汲極區表面；溝渠，係貫通上述通道層，並設置為長條狀；絕緣膜，係至少設置於上述溝渠內壁；閘極，係埋設於上述溝渠內；一導電型源極區，係設置於與上述溝渠鄰接之上述通道層表面；逆導電型第1基體區，係設置於上述通道層表面；及逆導電型第2基體區，係埋入於上述通道層內部；藉此來解決上述課題。
第3，本發明為一種半導體裝置之製造方法，係具備：於一導電型半導體基板上疊層一導電型半導體層之汲極區，形成逆導電型通道層之製程；將被覆上述通道層的一部分之絕緣膜加以形成之製程；將經介上述絕緣膜而與上述通道層接觸之長條狀的閘極加以形成之製程；於與上述閘極相鄰之上述通道層表面，形成一導電型源極區之製程；及將位於上述通道層表面之逆導電型第1基體區、與埋入於上述通道層內部之逆導電型第2基體區加以形成之製程；藉此來解決上述課題。
第4，本發明為一種半導體裝置之製造方法，係具備：於一導電型半導體基板上疊層一導電型半導體層之汲極區，形成逆導電型通道層，並將貫通該通道層之長條狀的溝渠加以形成之製程；至少於上述溝渠內壁形成絕緣膜之製程；於上述溝渠內形成閘極之製程；於與上述溝渠鄰接之上述通道層表面，形成一導電型源極區之製程；及將位於上述通道層表面之逆導電型第1基體區、與埋入於上述通道層內部之逆導電型第2基體區加以形成之製程；藉此來解決上述課題。
根據本發明，第1，係將閘極形成為長條狀，且將源極區設置於梯狀的圖案，而成為可提升源極接觸面積之構造，並且亦可於源極區的正下方配置基體區。因此可部分性的消除對電子雪崩破壞為較弱之區域，因此可提升整體裝置之電子雪崩耐受量。
此外，由於將源極區形成為梯狀，因此可將沿著閘極之第1源極區，利用為射極鎮流電阻。藉此，可防止於MOSFET中，因寄生雙載子的動作所造成之二次崩潰(breakdown)。此外，即使為雙載子電晶體之IGBT(Insulated Gate Bipolar Transistor：絕緣閘極雙載子電晶體)的情況下，亦可防止二次崩潰。
第2，由於基體區可採用層間絕緣膜作為遮罩來進行離子植入，因此可削減用於形成基體區的遮罩。此外，藉此可增加1片遮罩量之對位精準度的充裕性。
简体摘要：本发明之课题在于，信道层为杂质浓度相对较低之区域。于将闸极形成为长条状，且将源极区形成为梯状之图案中，由于在一部分的源极区正下方，配置有信道层的低浓度区域，因而产生电位降低，使电子雪崩耐受量劣化之问题。本发明为一种半导体设备及其制造方法，于将闸极形成为长条状，且将源极区形成为梯状之图案中，将基体区设置为与闸极平行之长条状。于与闸极邻接之第1源极区之间的信道层表面，使第1基体区暴露出，于将第1源极区彼此之间加以连接之第2源极区的下方，设置第2基体区。借此可提升电子雪崩耐受量。此外，由于不需具备用于形成基体区之遮罩，因而具备更充裕的对位精准度。 An object of the present invention is to cope with a problem that electrical potential is decreased and avalanche resistance is degraded because a low concentration area of channel layer, which is an area with relatively low concentration of impurity, is disposed just below a source area partially, with respect to a pattern in which a gate electrode is formed to be a stripe shape and the source area is formed to be a ladder shape. In the present invention, a body area is formed to be a stripe shape parallel to a gate electrode in a pattern in which the gate electrode is formed to be a stripe shape and a source area is formed to be a ladder shape. A first body area is exposed from between first source areas adjacent to the gate electrode, and a second body area is provided below a second source area connected to the first source areas. Thereby, avalanche resistance can be increased. Moreover, since a mask for forming the body area is not required, alignment accuracy can be increased. 【创作特点】第16图(A)的图案系，闸极33为长条状，且源极区35为梯状。源极区35系由，沿着闸极33之长条状的源极区35a，以及将这些源极区35a加以链接之源极区35b所构成。于第16图(A)中，例如，于水平方向延伸之源极区35b系与源极38接触，于垂直方向延伸之源极区35a，系如第16图(B)所示，与源极38接触。此外，基体区34，系于从源极区35所暴露出之信道层24的表面，配置为岛状。亦即，于c－c线剖面图中，如第16图(B)所示，系于信道层24的表面设置基体区34。基体区34之杂质浓度，约为1E19至1E20cm － 3 。虽然信道层24为杂质浓度相对较低之区域，但是于c－c线剖面图中，于与源极38之接触孔CH的下方，配置有杂质浓度较高之基体区34。亦即，杂质浓度相对较低之区域，于接触孔CH的正下方，实质上并不存在。第18图系显示第16图(A)之d－d线剖面图。于d－d线剖面图中，如第18图所示，并未配置基体区34，而仅于信道层24的最表面，配置源极区35。之后，于借由杂质的离子植入与扩散而形成信道层24的情况下，峰值浓度亦成为1E17cm － 3 。亦即，于此图案中，于杂质浓度较高之n型源极区35的正下方，配置有杂质浓度相对较低之p型信道层24，并由于杂质浓度较低之信道层24，而产生电位下降。若于此状态下，于源极区35－信道层24之间(射极－基极之间)施加顺向电压，而引起寄生双载子动作的话，则会导致电子雪崩。如此，于将源极区35形成为梯状之图案中，系可确保源极接触面积而降低源极接触电阻。然而，由于系选择性地设置基体区34，因此在未设置有基体区34之区域，源极区35正下方的电阻会变大。因此容易产生寄生双载子动作，而产生电子雪崩耐受量劣化之问题。本发明系鉴于上述课题而创作之发明，第1，本发明为一种半导体设备，系具备：汲极区，系于一导电型半导体基板上叠层一导电型半导体层；逆导电型信道层，系设置于上述汲极区表面；绝缘膜，系与上述信道层接触；闸极，系经介上述绝缘膜与上述信道层邻接，并设置为长条状；一导电型源极区，系设置于上述信道层表面，并与上述闸极相邻；逆导电型第1基体区，系设置于上述信道层表面；及逆导电型第2基体区，系埋入于上述信道层内部；借此来解决上述课题。第2，本发明为一种半导体设备，系具备：汲极区，系于一导电型半导体基板上叠层一导电型半导体层；逆导电型信道层，系设置于上述汲极区表面；沟渠，系贯通上述信道层，并设置为长条状；绝缘膜，系至少设置于上述沟渠内壁；闸极，系埋设于上述沟渠内；一导电型源极区，系设置于与上述沟渠邻接之上述信道层表面；逆导电型第1基体区，系设置于上述信道层表面；及逆导电型第2基体区，系埋入于上述信道层内部；借此来解决上述课题。第3，本发明为一种半导体设备之制造方法，系具备：于一导电型半导体基板上叠层一导电型半导体层之汲极区，形成逆导电型信道层之制程；将被复上述信道层的一部分之绝缘膜加以形成之制程；将经介上述绝缘膜而与上述信道层接触之长条状的闸极加以形成之制程；于与上述闸极相邻之上述信道层表面，形成一导电型源极区之制程；及将位于上述信道层表面之逆导电型第1基体区、与埋入于上述信道层内部之逆导电型第2基体区加以形成之制程；借此来解决上述课题。第4，本发明为一种半导体设备之制造方法，系具备：于一导电型半导体基板上叠层一导电型半导体层之汲极区，形成逆导电型信道层，并将贯通该信道层之长条状的沟渠加以形成之制程；至少于上述沟渠内壁形成绝缘膜之制程；于上述沟渠内形成闸极之制程；于与上述沟渠邻接之上述信道层表面，形成一导电型源极区之制程；及将位于上述信道层表面之逆导电型第1基体区、与埋入于上述信道层内部之逆导电型第2基体区加以形成之制程；借此来解决上述课题。根据本发明，第1，系将闸极形成为长条状，且将源极区设置于梯状的图案，而成为可提升源极接触面积之构造，并且亦可于源极区的正下方配置基体区。因此可部分性的消除对电子雪崩破坏为较弱之区域，因此可提升整体设备之电子雪崩耐受量。此外，由于将源极区形成为梯状，因此可将沿着闸极之第1源极区，利用为射极镇流电阻。借此，可防止于MOSFET中，因寄生双载子的动作所造成之二次崩溃(breakdown)。此外，即使为双载子晶体管之IGBT(Insulated Gate Bipolar Transistor：绝缘闸极双载子晶体管)的情况下，亦可防止二次崩溃。第2，由于基体区可采用层间绝缘膜作为遮罩来进行离子植入，因此可削减用于形成基体区的遮罩。此外，借此可增加1片遮罩量之对位精准度的充裕性。

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