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81. 发明专利

TWI263219B 半導體記憶裝置及其控制方法 SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF 失效
简体标题：半导体记忆设备及其控制方法 SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF
公开(公告)号：TWI263219B
公开(公告)日：2006-10-01
申请号：TW092129958
申请日：2003-10-28
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI
IPC分类号： G11C
CPC分类号： G11C11/405 , G11C11/406 , G11C11/40603
摘要：本發明旨在提供一種半導體記憶裝置，可使重清動作之延遲由外觀上看不出，且可高速化、低費用化。
為達成前述目的，本發明提供一種半導體記憶裝置，其記憶體單元具備：2個電晶體Tr1、Tr2，接在寫入系位元線B(WF)和讀出系位元線B(RF)之間；及資料儲存用電容器C。在該2個電晶體之控制端子連接寫入系字線W(WF)和讀出系字線W(RF)。本發明之半導體記憶裝置另具有判定裝置132，用以對來自保存所輸入之位址信號之位址保存電路130的讀出/寫入用位址之中之依據讀出/寫入信號選擇之位址位址與重清位址加以比較，在不一致之情況，於同一週期同時進行按照讀出或寫入用位址選擇之讀出/寫入系之一方之系之讀出/寫入動作和使用按照重清位址選擇之讀出/寫入系之另一方之系之重清動作，而在一致之情況，則進行使用和讀出系與寫入系兩者中之一方之系對應之字線及位元線之讀出或寫入動作。
简体摘要：本发明旨在提供一种半导体记忆设备，可使重清动作之延迟由外观上看不出，且可高速化、低费用化。为达成前述目的，本发明提供一种半导体记忆设备，其内存单元具备：2个晶体管Tr1、Tr2，接在写入系比特线B(WF)和读出系比特线B(RF)之间；及数据存储用电容器C。在该2个晶体管之控制端子连接写入系字线W(WF)和读出系字线W(RF)。本发明之半导体记忆设备另具有判定设备132，用以对来自保存所输入之位址信号之位址保存电路130的读出/写入用位址之中之依据读出/写入信号选择之位址位址与重清位址加以比较，在不一致之情况，于同一周期同时进行按照读出或写入用位址选择之读出/写入系之一方之系之读出/写入动作和使用按照重清位址选择之读出/写入系之另一方之系之重清动作，而在一致之情况，则进行使用和读出系与写入系两者中之一方之系对应之字线及比特线之读出或写入动作。

82. 发明专利

TWI247308B 記憶體模組之更新方法與電路 EFFICIENT REFRESH OPERATION FOR SEMICONDUCTOR MEMORY DEVICES 有权
简体标题：内存模块之更新方法与电路 EFFICIENT REFRESH OPERATION FOR SEMICONDUCTOR MEMORY DEVICES
公开(公告)号：TWI247308B
公开(公告)日：2006-01-11
申请号：TW093129579
申请日：2004-09-30
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：謝豪泰 SHIEH, HAU TAI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406
摘要：本發明揭露一記憶體模組的更新方法與電路。在辨識一記憶體模組的更新動作開始後，至少有一存取該記憶體模組的位址與欲更新之位址是一致的，該位址的更新動作可以忽略，藉此省略一定數量的更新時間。
简体摘要：本发明揭露一内存模块的更新方法与电路。在辨识一内存模块的更新动作开始后，至少有一存取该内存模块的位址与欲更新之位址是一致的，该位址的更新动作可以忽略，借此省略一定数量的更新时间。

83. 发明专利

TW200539180A 即使在叢發作業期間發生再新作業或字組線變更作業亦不減低效能之半導體記憶體裝置 SEMICONDUCTOR MEMORY DEVICE WITHOUT DECREASING PERFORMANCE THEREOF EVEN IF REFRESH OPERATION OR WORD LINE CHANGING OPERATION OCCUR DURING BURST OPERATION 审中-公开
简体标题：即使在丛发作业期间发生再新作业或字组线变更作业亦不减低性能之半导体内存设备 SEMICONDUCTOR MEMORY DEVICE WITHOUT DECREASING PERFORMANCE THEREOF EVEN IF REFRESH OPERATION OR WORD LINE CHANGING OPERATION OCCUR DURING BURST OPERATION
公开(公告)号：TW200539180A
公开(公告)日：2005-12-01
申请号：TW093135978
申请日：2004-11-23
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人：原浩太 HARA, KOTA , 山田伸一 YAMADA, SHINICHI
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C7/1027 , G11C7/20 , G11C11/40603 , G11C11/40615 , G11C11/4072
摘要：一種於其中，一個叢發運作是利用一記憶體核心來被執行的半導體記憶體裝置具有一個讀取／寫入觸發訊號產生電路和一個讀取／寫入訊號產生電路。該讀取／寫入觸發訊號產生電路在該叢發運作期間自一個預定時序訊號產生一個讀取／寫入訊號要求。該讀取／寫入訊號產生電路自該讀取／寫入觸發訊號產生電路接收一輸出訊號並且在一個剛於該輸出訊號之接收之前之核心運作被完成與一列側之後續之作動被完成之後輸出一個讀取／寫入訊號。
简体摘要：一种于其中，一个丛发运作是利用一内存内核来被运行的半导体内存设备具有一个读取／写入触发信号产生电路和一个读取／写入信号产生电路。该读取／写入触发信号产生电路在该丛发运作期间自一个预定时序信号产生一个读取／写入信号要求。该读取／写入信号产生电路自该读取／写入触发信号产生电路接收一输出信号并且在一个刚于该输出信号之接收之前之内核运作被完成与一列侧之后续之作动被完成之后输出一个读取／写入信号。

84. 发明专利

TWI235385B 記憶體更新方法及其電路 MEMORY REFRESH METHODS AND CIRCUITS 有权
简体标题：内存更新方法及其电路 MEMORY REFRESH METHODS AND CIRCUITS
公开(公告)号：TWI235385B
公开(公告)日：2005-07-01
申请号：TW092121234
申请日：2003-08-01
申请人：台灣茂矽電子股份有限公司 MOSEL VITELIC INC.
发明人：史蒂芬斯伊頓 STEVE S. EATON , 麥可墨瑞 MICHAEL MURRAY , 李立均 LI-CHUN LI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406 , G11C2211/4061
摘要：記憶體僅於讀取操作結束後執行隱藏更新，或者當記憶體關閉時，但記憶體可保留資料於關閉狀態。當記憶體於關閉狀態時，更新不於任何操作結束後執行，除了讀取操作。這是為了確保任何記憶體存取命令之執行將不受更新所延遲，只要使用者遵循某些時間規則。其他實施例也提供於此。
简体摘要：内存仅于读取操作结束后运行隐藏更新，或者当内存关闭时，但内存可保留数据于关闭状态。当内存于关闭状态时，更新不于任何操作结束后运行，除了读取操作。这是为了确保任何内存存取命令之运行将不受更新所延迟，只要用户遵循某些时间守则。其他实施例也提供于此。

85. 发明专利

TW200514080A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW200514080A
公开(公告)日：2005-04-16
申请号：TW093121897
申请日：2004-07-22
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 HIROYUKI TAKAHASHI , 廣田卓哉 TAKUYA HIROTA
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C8/18 , G11C11/406
摘要：〔課題〕本發明提供一種半導體記憶裝置，避免重清用之字線之選擇期間和讀／寫用之字線之選擇期間相撞。〔解決手段〕一種半導體記憶裝置包括：單元陣列100，包括在儲存之保持需要重清之複數記憶體單元；及控制裝置126，在控制上，在接著要求重清之第一時鐘週期之第二時鐘週期輸入讀／寫要求時，令在該單元陣列之讀／寫動作至少延遲一個時鐘週期，在重清動作完了後，使得在該單元陣列之讀／寫動作開始。
简体摘要：〔课题〕本发明提供一种半导体记忆设备，避免重清用之字线之选择期间和读／写用之字线之选择期间相撞。〔解决手段〕一种半导体记忆设备包括：单元数组100，包括在存储之保持需要重清之复数内存单元；及控制设备126，在控制上，在接着要求重清之第一时钟周期之第二时钟周期输入读／写要求时，令在该单元数组之读／写动作至少延迟一个时钟周期，在重清动作完了后，使得在该单元数组之读／写动作开始。

86. 发明专利

TW200426831A 具有介於兩記憶塊之間的三個感測放大器的SRAM相容記憶體裝置 SRAM-COMPATIBLE MEMORY DEVICE HAVING THREE SENSE AMPLIFIERS BETWEEN TWO MEMORY BLOCKS 失效
简体标题：具有介于两记忆块之间的三个传感放大器的SRAM兼容内存设备 SRAM-COMPATIBLE MEMORY DEVICE HAVING THREE SENSE AMPLIFIERS BETWEEN TWO MEMORY BLOCKS
公开(公告)号：TW200426831A
公开(公告)日：2004-12-01
申请号：TW093107692
申请日：2004-03-22
申请人：矽7股份有限公司 SILICON7 INC.
发明人：金起弘 KIM, GI HONG , 李瑄珩 LEE, SUN HYOUNG
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C11/4097 , G11C2211/4065
摘要： SRAM相容記憶體裝置包含有用於傳輸擷取自／寫入第一記憶塊之DRAM晶胞內的資料的第一對位元線及用於傳輸擷取自／寫入第二記憶塊之DRAM晶胞內的資料的第二對位元線。此外，該SRAM相容記憶體裝置包含有用於將資料放大並閂鎖於第一對位元線內的該第一感測放大器，用於將資料放大並閂鎖於第二對位元線內的該第二感測放大器，用於將經由該第一或第二對位元線所提供的資料放大並閂鎖的第三感測放大器，用於控制第一對位元線與第三感測放大器間之電連接的第一開關單元，以及用於控制第二對位元線與第三感測放大器間之電連接的第二開關單元。
简体摘要： SRAM兼容内存设备包含有用于传输截取自／写入第一记忆块之DRAM晶胞内的数据的第一对比特线及用于传输截取自／写入第二记忆块之DRAM晶胞内的数据的第二对比特线。此外，该SRAM兼容内存设备包含有用于将数据放大并闩锁于第一对比特线内的该第一传感放大器，用于将数据放大并闩锁于第二对比特线内的该第二传感放大器，用于将经由该第一或第二对比特线所提供的数据放大并闩锁的第三传感放大器，用于控制第一对比特线与第三传感放大器间之电连接的第一开关单元，以及用于控制第二对比特线与第三传感放大器间之电连接的第二开关单元。

87. 发明专利

TW588351B 具有自動預先充電功能之記憶體電路及具有自動內部命令功能之積體電路裝置有权
简体标题：具有自动预先充电功能之内存电路及具有自动内部命令功能之集成电路设备
公开(公告)号：TW588351B
公开(公告)日：2004-05-21
申请号：TW090109561
申请日：2001-04-20
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人：松崎康郎
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4072 , G11C11/4094 , G11C2211/4061 , G11C2211/4065
摘要：根據本發明，在需要復新操作之記憶體電路中，一第一電路接收與時鐘信號同步化之命令，並內部地產生一第一內部命令，且一第二電路內部地在預定復新週期產生一第二內部命令，即復新命令。且根據該第一內部命令，一內部電路經由時鐘同步操作執行對應控制，且於該復新命令被發出時，經由時鐘非同步操作連續地執行相當於復新命令之控制及相當於第一命令之控制。根據本發明，當復新時序信號被產生時，復新操作可於外部命令操作間被中斷。
简体摘要：根据本发明，在需要复新操作之内存电路中，一第一电路接收与时钟信号同步化之命令，并内部地产生一第一内部命令，且一第二电路内部地在预定复新周期产生一第二内部命令，即复新命令。且根据该第一内部命令，一内部电路经由时钟同步操作运行对应控制，且于该复新命令被发出时，经由时钟异步操作连续地运行相当于复新命令之控制及相当于第一命令之控制。根据本发明，当复新时序信号被产生时，复新操作可于外部命令操作间被中断。

88. 发明专利

TW579522B 半導體記憶裝置及其更新控制方法失效
简体标题：半导体记忆设备及其更新控制方法
公开(公告)号：TW579522B
公开(公告)日：2004-03-11
申请号：TW091137805
申请日：2002-12-27
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI , 廣田卓哉 HIROTA, TAKUYA , 小松憲明 KOMATSU, NORIAKI , 中川敦 NAKAGAWA, ATSUSHI , 高野將 TAKANO, SUSUMU , 吉田昌弘 YOSHIDA, MASAHIRO , 稻葉秀雄 INABA ,HIDEO , 鳥毛裕二 TORIGE, YUUJI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406
摘要：依更新計時器週期性更新記憶單元，並避免記憶存取及記憶更新之衝突。
作記憶存取時，以由OS電路161而來之單發脈衝設定 F/F 163，透過NOR閘167將記憶存取要求輸入於記憶存取用脈衝產生電路171，輸出閂鎖控制信號LC及賦能信號 REN。由更新計時器而來之更新要求於輸入AND閘168時若係在記憶存取當中，則NOR閘167之輸出為"L"位準，更新要求為AND閘168所阻止。然後，當閂鎖控制信號LC成為"L"位準之時間點F/F 163、164、165經重設，NOR閘167之輸出成為"H"位準，更新要求輸入於更新用脈衝產生電路170，輸出更新賦能信號RERF。伍、(一)、本案代表圖為：第___4___圖
(二)、本案代表圖之元件代表符號簡單說明：
161 單發脈衝產生電路
162 更新要求產生電路
163、164、165 閂鎖電路
166 延遲電路
167 NOR閘
168 AND閘
169 反向器
170 更新用脈衝產生電路
171 記憶存取用脈衝產生電路
简体摘要：依更新计时器周期性更新记忆单元，并避免记忆存取及记忆更新之冲突。作记忆存取时，以由OS电路161而来之单发脉冲设置 F/F 163，透过NOR闸167将记忆存取要求输入于记忆存取用脉冲产生电路171，输出闩锁控制信号LC及赋能信号 REN。由更新计时器而来之更新要求于输入AND闸168时若系在记忆存取当中，则NOR闸167之输出为"L"位准，更新要求为AND闸168所阻止。然后，当闩锁控制信号LC成为"L"位准之时间点F/F 163、164、165经重设，NOR闸167之输出成为"H"位准，更新要求输入于更新用脉冲产生电路170，输出更新赋能信号RERF。伍、(一)、本案代表图为：第___4___图 (二)、本案代表图之组件代表符号简单说明： 161 单发脉冲产生电路 162 更新要求产生电路 163、164、165 闩锁电路 166 延迟电路 167 NOR闸 168 AND闸 169 反向器 170 更新用脉冲产生电路 171 记忆存取用脉冲产生电路

89. 发明专利

TW550569B 半導體記憶體失效
简体标题：半导体内存
公开(公告)号：TW550569B
公开(公告)日：2003-09-01
申请号：TW091106396
申请日：2002-03-29
申请人：富士通股份有限公司
发明人：山口秀策 , 內田敏也 , 柳下良昌 , 阪東能英 , 矢田雅大 , 奧田正樹 , 小林廣之 , 原浩太 , 藤岡伸也 , 藤枝和一郎
IPC分类号： G11C
CPC分类号： G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
摘要：多數個第一記憶體區塊以及用於複製該等第一記憶體區塊資料之一組第二記憶體區塊被形成。當一組讀取命令和一組更新命令彼此衝突時，一組讀取控制電路依據更新命令而存取第一記憶體區塊並且使用第二記憶體區塊而複製讀取資料。當一組寫入命令和該更新命令彼此衝突時，一組寫入控制電路依據一組命令接收順序而操作記憶體區塊。因此，可能進行更新操作而不需被使用者所認知。亦即，具有使用者親和性的半導體記憶體可被提供。
简体摘要：多数个第一内存区块以及用于复制该等第一内存区块数据之一组第二内存区块被形成。当一组读取命令和一组更新命令彼此冲突时，一组读取控制电路依据更新命令而存取第一内存区块并且使用第二内存区块而复制读取数据。当一组写入命令和该更新命令彼此冲突时，一组写入控制电路依据一组命令接收顺序而操作内存区块。因此，可能进行更新操作而不需被用户所认知。亦即，具有用户亲和性的半导体内存可被提供。

90. 发明专利

TW200301900A 半導體記憶裝置及其更新控制方法 SEMICONDUCTOR MEMORY DEVICE AND ITS REFRESH CONTROL METHOD 失效
简体标题：半导体记忆设备及其更新控制方法 SEMICONDUCTOR MEMORY DEVICE AND ITS REFRESH CONTROL METHOD
公开(公告)号：TW200301900A
公开(公告)日：2003-07-16
申请号：TW091137805
申请日：2002-12-27
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：高橋弘行 TAKAHASHI, HIROYUKI , 廣田卓哉 HIROTA, TAKUYA , 小松憲明 KOMATSU NORIAKI , 中川敦 NAKAGAWA, ATSUSHI , 高野將 TAKANO, SUSUMU , 吉田昌弘 YOSHIDA, MASAHIRO , 稻葉秀雄 INABA ,HIDEO , 鳥毛裕二 TORIGE, YUUJI
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/406
摘要：依更新計時器週期性更新記憶單元，並避免記憶存取及記憶更新之衝突。作記憶存取時，以由OS電路161而來之單發脈衝設定F/F 163，透過NOR閘167將記憶存取要求輸入於記憶存取用脈衝產生電路171，輸出閂鎖控制信號LC及賦能信號REN。由更新計時器而來之更新要求於輸入AND閘168時若係在記憶存取當中，則NOR閘167之輸出為"L"位準，更新要求為AND閘168所阻止。然後，當閂鎖控制信號LC成為"L"位準之時間點F/F 163、164、165經重設，NOR閘167之輸出成為"H"位準，更新要求輸入於更新用脈衝產生電路170，輸出更新賦能信號RERF。
简体摘要：依更新计时器周期性更新记忆单元，并避免记忆存取及记忆更新之冲突。作记忆存取时，以由OS电路161而来之单发脉冲设置F/F 163，透过NOR闸167将记忆存取要求输入于记忆存取用脉冲产生电路171，输出闩锁控制信号LC及赋能信号REN。由更新计时器而来之更新要求于输入AND闸168时若系在记忆存取当中，则NOR闸167之输出为"L"位准，更新要求为AND闸168所阻止。然后，当闩锁控制信号LC成为"L"位准之时间点F/F 163、164、165经重设，NOR闸167之输出成为"H"位准，更新要求输入于更新用脉冲产生电路170，输出更新赋能信号RERF。

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