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71. 发明专利

TWI267858B 改良具有六個電晶件之互補金氧半導體靜態隨機存取記憶體單元之穩定性的方法及裝置 A METHOD AND APPARATUS FOR IMPROVING STABILITY OF A 6T CMOS SRAM CELL 有权
简体标题：改良具有六个电晶件之互补金属氧化物半导体静态随机存取内存单元之稳定性的方法及设备 A METHOD AND APPARATUS FOR IMPROVING STABILITY OF A 6T CMOS SRAM CELL
公开(公告)号：TWI267858B
公开(公告)日：2006-12-01
申请号：TW093114516
申请日：2004-05-21
申请人：英特爾公司 INTEL CORPORATION
发明人：桑瑪達塔 DATTA, SUMAN , 布萊恩S 多爾 DOYLE, BRIAN S. , 羅柏特S 周 CHAU, ROBERT S. , 傑克卡夫利羅斯 KAVALIEROS, JACK , 波謝 ZHENG, BO , 史考特A 哈利蘭 HARELAND, SCOTT A.
IPC分类号： G11C
CPC分类号： G11C11/412 , H01L21/845 , H01L27/11 , H01L27/1104 , H01L27/1211 , H01L29/42384 , H01L29/66795 , H01L29/785 , H01L29/7854
摘要：本發明係一種互補金氧半導體靜態隨機存取記憶體(CMOS SRAM)單元，包含：兩個存取設備，每一存取設備各由一具有一單翼板之三閘極電晶件組成；兩個上拉設備，每一上拉設備各由一具有一單翼板之三閘極電晶件組成；及兩個下拉設備，每一下拉設備各由一個具有多個翼板之三閘極電晶件組成。本發明亦提供了一種用於製造 CMOS SRAM單元(包括雙翼板三閘極電晶件)之方法。
简体摘要：本发明系一种互补金属氧化物半导体静态随机存取内存(CMOS SRAM)单元，包含：两个存取设备，每一存取设备各由一具有一单翼板之三闸极电晶件组成；两个上拉设备，每一上拉设备各由一具有一单翼板之三闸极电晶件组成；及两个下拉设备，每一下拉设备各由一个具有多个翼板之三闸极电晶件组成。本发明亦提供了一种用于制造 CMOS SRAM单元(包括双翼板三闸极电晶件)之方法。

72. 发明专利

TW200633138A 靜態存區存取記憶體記憶胞陣列之佈局結構 LAYOUT STRUCTURE FOR MEMORY ARRAYS WITH SOI DEVICES 审中-公开
简体标题：静态存区存取内存记忆胞数组之布局结构 LAYOUT STRUCTURE FOR MEMORY ARRAYS WITH SOI DEVICES
公开(公告)号：TW200633138A
公开(公告)日：2006-09-16
申请号：TW094117229
申请日：2005-05-26
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：廖忠志 JHON-JHY LIAW
IPC分类号： H01L
CPC分类号： H01L27/11 , H01L21/84 , H01L27/1104 , H01L27/1203 , H01L29/785 , Y10S257/903
摘要：一種靜態存區存取記憶體(static random access memory，SRAM)記憶胞陣列之佈局結構，包括至少一SRAM記憶胞區、至少一主動區、以及至少一帶狀胞區。SRAM記憶胞區具有一長側邊及一短側邊，長側邊長於該短側邊之兩倍。該主動區形成在絕緣層上，跨過至少兩相鄰SRAM記憶胞區而延伸，以建立使用於SRAM記憶胞之通閘電晶體以及下拉電晶體。帶狀胞區插入至SRAM記憶胞區之間，以將主動區連接至固定電位，藉此防止通閘電晶體與下拉電晶體之本體浮接。
简体摘要：一种静态存区存取内存(static random access memory，SRAM)记忆胞数组之布局结构，包括至少一SRAM记忆胞区、至少一主动区、以及至少一带状胞区。SRAM记忆胞区具有一长侧边及一短侧边，长侧边长于该短侧边之两倍。该主动区形成在绝缘层上，跨过至少两相邻SRAM记忆胞区而延伸，以创建使用于SRAM记忆胞之通闸晶体管以及下拉晶体管。带状胞区插入至SRAM记忆胞区之间，以将主动区连接至固定电位，借此防止通闸晶体管与下拉晶体管之本体浮接。

73. 发明专利

TWI257098B 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 有权
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TWI257098B
公开(公告)日：2006-06-21
申请号：TW093109047
申请日：2004-04-01
申请人：松下電器產業股份有限公司 MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.
发明人：石倉聰 SATOSHI ISHIKURA , 里見勝治 KATSUJI SATOMI
IPC分类号： G11C
CPC分类号： H01L27/11 , H01L27/1104 , Y10S257/903
摘要：在6電晶體型SRAM記憶單元中，大多使用橫型記憶單元布置，但是因為是橫向較長之形狀，所以例如在使位元線成為第2層布線之情況時，橫向行進之字線和VSS電源在同層接近並行，會有字線之寄生電容增大，或由於布線粒子使良率降低之問題。在使位元線成為第3層布線之情況時，位元線被VSS電源和VDD電源包夾而並行，會有位元線之寄生電容增大之問題。本發明是在第2層布線配置正/負位元線和在正/負位元線間配置VDD電源布線，在第3層布線配置字線，在第4層布線配置VSS電源布線。或是，在第2層布線配置字線，在第3層布線配置正/負位元線和在正/負位元線間配置VDD電源布線，在第4層布線配置VSS電源布線。或是，在第2層布線配置VDD電源布線，在第3層布線配置正/負位元線，在第4層布線配置字線，在第5層布線配置VSS電源布線。或是，在第2層布線配置正/負位元線，在第3層布線配置VDD電源布線，在第4層布線配置字線，在第5層布線配置VSS電源布線。
简体摘要：在6晶体管型SRAM记忆单元中，大多使用横型记忆单元布置，但是因为是横向较长之形状，所以例如在使比特线成为第2层布线之情况时，横向行进之字线和VSS电源在同层接近并行，会有字线之寄生电容增大，或由于布线粒子使良率降低之问题。在使比特线成为第3层布线之情况时，比特线被VSS电源和VDD电源包夹而并行，会有比特线之寄生电容增大之问题。本发明是在第2层布线配置正/负比特线和在正/负比特线间配置VDD电源布线，在第3层布线配置字线，在第4层布线配置VSS电源布线。或是，在第2层布线配置字线，在第3层布线配置正/负比特线和在正/负比特线间配置VDD电源布线，在第4层布线配置VSS电源布线。或是，在第2层布线配置VDD电源布线，在第3层布线配置正/负比特线，在第4层布线配置字线，在第5层布线配置VSS电源布线。或是，在第2层布线配置正/负比特线，在第3层布线配置VDD电源布线，在第4层布线配置字线，在第5层布线配置VSS电源布线。

74. 发明专利

TW200620553A 具有凹陷式裝置之記憶體 MEMORY WITH RECESSED DEVICES 审中-公开
简体标题：具有凹陷式设备之内存 MEMORY WITH RECESSED DEVICES
公开(公告)号：TW200620553A
公开(公告)日：2006-06-16
申请号：TW094116378
申请日：2005-05-19
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：詹姆士D 柏奈特 BURNETT, JAMES D. , 蘇瑞希凡卡提森 VENKATESAN, SURESH
IPC分类号： H01L
CPC分类号： H01L27/1104 , H01L27/11
摘要：本發明揭示一種記憶體單元(100、101)，其包括具有不同量級之相關隔離凹陷(908)之裝置。一對應電晶體之有效通道寬度係實質上等於一通道之頂面寬度加上該等隔離凹陷(908)所形成之一側壁寬度之兩倍。在一靜態隨機存取記憶體(SRAM)單元(100、101)中，一鎖存電晶體(112)藉由形成更大的凹陷(908)而此一相關的傳輸電晶體(108)具有一更大的有效通道寬度，且因此在圍繞該鎖存電晶體(112)並限制傳輸電晶體之此類凹陷之隔離層(906)中之側壁(1306、1310)更大。在該記憶體單元(100、101)製造期間，使用一遮罩來遮蓋傳輸電晶體(102)之一區域，同時使該鎖存電晶體(112)之一區域曝露。因此，形成該鎖存電晶體(112)周圍之一隔離層中之凹陷時並未影響該傳輸電晶體(108)周圍之一對應區域。
简体摘要：本发明揭示一种内存单元(100、101)，其包括具有不同量级之相关隔离凹陷(908)之设备。一对应晶体管之有效信道宽度系实质上等于一信道之顶面宽度加上该等隔离凹陷(908)所形成之一侧壁宽度之两倍。在一静态随机存取内存(SRAM)单元(100、101)中，一锁存晶体管(112)借由形成更大的凹陷(908)而此一相关的传输晶体管(108)具有一更大的有效信道宽度，且因此在围绕该锁存晶体管(112)并限制传输晶体管之此类凹陷之隔离层(906)中之侧壁(1306、1310)更大。在该内存单元(100、101)制造期间，使用一遮罩来遮盖传输晶体管(102)之一区域，同时使该锁存晶体管(112)之一区域曝露。因此，形成该锁存晶体管(112)周围之一隔离层中之凹陷时并未影响该传输晶体管(108)周围之一对应区域。

75. 发明专利

TW200614491A 具有減少外部能量粒子衝擊之半導體裝置 IMPROVED SEMICONDUCTOR DEVICES WITH REDUCED IMPACT FROM ALIEN PARTICLES 审中-公开
简体标题：具有减少外部能量粒子冲击之半导体设备 IMPROVED SEMICONDUCTOR DEVICES WITH REDUCED IMPACT FROM ALIEN PARTICLES
公开(公告)号：TW200614491A
公开(公告)日：2006-05-01
申请号：TW094115794
申请日：2005-05-16
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：李崇榮 LEE, CHUNGJUNG , 翁烔城 ONG, TONG CHERN
IPC分类号： H01L
CPC分类号： H01L27/1104 , G11C11/4125 , H01L27/0921 , H01L27/11 , H01L2924/0002 , H01L2924/00
摘要：本發明提供一種半導體裝置，主要包括NMOS電晶體、PMOS電晶體、第一電壓以及第二電壓。NMOS電晶體位於深N型井區的P型井區上。PMOS電晶體位於該深N型井區的N型井區上。第一電壓耦合至PMOS電晶體的源極節點。第二電壓高於第一電壓，且第二電壓耦合至N型井區，其中第二電壓用以擴展PMOS與NMOS電晶體之空乏區，以吸收外部的能量粒子所形成之電子及電洞。
简体摘要：本发明提供一种半导体设备，主要包括NMOS晶体管、PMOS晶体管、第一电压以及第二电压。NMOS晶体管位于深N型井区的P型井区上。PMOS晶体管位于该深N型井区的N型井区上。第一电压耦合至PMOS晶体管的源极节点。第二电压高于第一电压，且第二电压耦合至N型井区，其中第二电压用以扩展PMOS与NMOS晶体管之空乏区，以吸收外部的能量粒子所形成之电子及电洞。

76. 发明专利

TW200609940A 半導體積體電路裝置 SEMICONDUCTOR INTEGNATED CIRCUIT DEVICE 审中-公开
简体标题：半导体集成电路设备 SEMICONDUCTOR INTEGNATED CIRCUIT DEVICE
公开(公告)号：TW200609940A
公开(公告)日：2006-03-16
申请号：TW094115789
申请日：2005-05-16
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：前田德章 , 篠崎義弘 , 山岡雅直 YAMAOKA, MASANAO , 島崎靖久 , 礒田正典 , 新居浩二 NII, KOJI
IPC分类号： G11C , H01L
CPC分类号： G11C11/412 , G11C5/063 , G11C5/14 , G11C11/419 , H01L27/11 , H01L27/1104
摘要：發明課題為提供一種具備有即使低電源電壓亦可以使靜態雜訊界限(Static Noise Margin：SNM)和寫入界限兩者並立的靜態型RAM之半導體積體電路裝置。其解決手段為具備多數字元線和對應於多數互補位元線而所設置之多數靜態型記憶單元，於於被連接於上述多數互補位元線各個的由多數所構成之每記憶單元上，設置供給動作電壓之多數記憶單元電源線，並對應於該記憶單元而設置由各供給電源電壓之電阻手段所構成之多數電源供給電路，並在上述互補位元線上設置供給對應於上述電源電壓之預充電的預充電電路，使上述記憶單元電源線持有傳送對應之互補位元線之寫入訊號的結合電容。
简体摘要：发明课题为提供一种具备有即使低电源电压亦可以使静态噪声界限(Static Noise Margin：SNM)和写入界限两者并立的静态型RAM之半导体集成电路设备。其解决手段为具备多数字元线和对应于多数互补比特线而所设置之多数静态型记忆单元，于于被连接于上述多数互补比特线各个的由多数所构成之每记忆单元上，设置供给动作电压之多数记忆单元电源线，并对应于该记忆单元而设置由各供给电源电压之电阻手段所构成之多数电源供给电路，并在上述互补比特在线设置供给对应于上述电源电压之预充电的预充电电路，使上述记忆单元电源线持有发送对应之互补比特线之写入信号的结合电容。

77. 发明专利

TWI251333B 具有減少外部能量粒子衝擊之半導體裝置 IMPROVED SEMICONDUCTOR DEVICES WITH REDUCED IMPACT FROM ALIEN PARTICLES 有权
简体标题：具有减少外部能量粒子冲击之半导体设备 IMPROVED SEMICONDUCTOR DEVICES WITH REDUCED IMPACT FROM ALIEN PARTICLES
公开(公告)号：TWI251333B
公开(公告)日：2006-03-11
申请号：TW094115794
申请日：2005-05-16
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：李崇榮 LEE, CHUNGJUNG , 翁烔城 ONG, TONG CHERN
IPC分类号： H01L
CPC分类号： H01L27/1104 , G11C11/4125 , H01L27/0921 , H01L27/11 , H01L2924/0002 , H01L2924/00
摘要：本發明提供一種半導體裝置，主要包括NMOS電晶體、PMOS電晶體、第一電壓以及第二電壓。NMOS電晶體位於深N型井區的P型井區上。PMOS電晶體位於該深 N型井區的N型井區上。第一電壓耦合至PMOS電晶體的源極節點。第二電壓高於第一電壓，且第二電壓耦合至N型井區，其中第二電壓用以擴展PMOS與NMOS電晶體之空乏區，以吸收外部的能量粒子所形成之電子及電洞。
简体摘要：本发明提供一种半导体设备，主要包括NMOS晶体管、PMOS晶体管、第一电压以及第二电压。NMOS晶体管位于深N型井区的P型井区上。PMOS晶体管位于该深 N型井区的N型井区上。第一电压耦合至PMOS晶体管的源极节点。第二电压高于第一电压，且第二电压耦合至N型井区，其中第二电压用以扩展PMOS与NMOS晶体管之空乏区，以吸收外部的能量粒子所形成之电子及电洞。

78. 发明专利

TW200605325A 半導體記憶體元件及半導體元件組群 SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE GROUP 审中-公开
简体标题：半导体内存组件及半导体组件组群 SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE GROUP
公开(公告)号：TW200605325A
公开(公告)日：2006-02-01
申请号：TW093135099
申请日：2004-11-16
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人： 崎徹 ANEZAKI, TORU , 堤智彥 TSUTSUMI, TOMOHIKO , 荒谷達次 ARAYA, TATSUJI , 兒秀之 KOJIMA, HIDEYUKI , 江間泰示 EMA, TAIJI
IPC分类号： H01L
CPC分类号： H01L27/1104 , G11C5/063 , G11C11/412 , H01L27/11 , Y10S257/903
摘要：一種半導體元件，包含一第一CMOS反相器、一第二CMOS反相器、一第一傳導電晶體與一第二傳導電晶體，其中該第一與該第二傳導電晶體係分別形成於藉一元件隔離區域而界定於一半導體元件上之第一與第二元件區域中，而以彼此平行之方式延伸，該第一傳導電晶體係在該第一元件區域之一第一位元接觸區域處與該第一位元線接觸，該第二傳導電晶體係在該第二元件區域之一第二位元接觸區域處與該第二位元線接觸，其中，該第一位元接觸區域係形成於該第一元件區域中，以使得該第一位元接觸區域之一中心朝該第二元件區域錯置，且其中，該第二位元接觸區域係形成於該第二元件區域中，以使得該第二位元接觸區域之一中心朝該第一元件區域錯置。
简体摘要：一种半导体组件，包含一第一CMOS反相器、一第二CMOS反相器、一第一传导晶体管与一第二传导晶体管，其中该第一与该第二传导晶体管系分别形成于藉一组件隔离区域而界定于一半导体组件上之第一与第二组件区域中，而以彼此平行之方式延伸，该第一传导晶体管系在该第一组件区域之一第一比特接触区域处与该第一比特线接触，该第二传导晶体管系在该第二组件区域之一第二比特接触区域处与该第二比特线接触，其中，该第一比特接触区域系形成于该第一组件区域中，以使得该第一比特接触区域之一中心朝该第二组件区域错置，且其中，该第二比特接触区域系形成于该第二组件区域中，以使得该第二比特接触区域之一中心朝该第一组件区域错置。

79. 发明专利

TW200541020A 記憶體裝置及製造方法 MEMORY DEVICE AND METHOD OF MANUFACTURE 审中-公开
简体标题：内存设备及制造方法 MEMORY DEVICE AND METHOD OF MANUFACTURE
公开(公告)号：TW200541020A
公开(公告)日：2005-12-16
申请号：TW094102429
申请日：2005-01-27
申请人：高級微裝置公司 ADVANCED MICRO DEVICES, INC.
发明人：麥克吉威廉A MCGEE, WILLIAM A. , 吉艾塞卡布魯斯艾倫 GIESEKE, BRUCE ALAN , 米利克-史崔卡基歐真 MILIC-STRKALJ, OGNJEN
IPC分类号： H01L
CPC分类号： H01L27/1104 , H01L27/0207
摘要：本發明係揭示一種記憶體格與一種用於製造該記憶體格的方法。該記憶體格被製造成使得它具有在位元線方向的尺寸與在字元線方向的尺寸兩者之比例小於1。該等位元線係由該記憶體格之第一金屬化系統形成，該金屬化系統係最靠近基板之表面與記憶體格之金屬矽化物區。該字元線係由在該第一金屬化系統上方之金屬化系統形成。因此，該等位元線被垂直配置成在該基板表面與該字元線之間。
简体摘要：本发明系揭示一种内存格与一种用于制造该内存格的方法。该内存格被制造成使得它具有在比特线方向的尺寸与在字符线方向的尺寸两者之比例小于1。该等比特线系由该内存格之第一金属化系统形成，该金属化系统系最靠近基板之表面与内存格之金属硅化物区。该字符线系由在该第一金属化系统上方之金属化系统形成。因此，该等比特线被垂直配置成在该基板表面与该字符线之间。

80. 发明专利

TWI232551B 半導體元件及其製造方法 SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME 有权
简体标题：半导体组件及其制造方法 SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME
公开(公告)号：TWI232551B
公开(公告)日：2005-05-11
申请号：TW093105420
申请日：2004-03-02
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人：南孝宜 MINAMI, TAKAYOSHI , 說田雄二 SETTA, YUJI
IPC分类号： H01L
CPC分类号： H01L21/76895 , H01L21/823871 , H01L27/11 , H01L27/1104
摘要：該半導體元件包含一個在一閘極絕緣薄膜22形成於一半導體基體14與它之間下形成在該半導體基體14上之包括一閘極電極的閘極互連線24a；一形成於該閘極互連線24a之末端附近的第一源極/汲極擴散層28；一形成遠離該閘極互連線24a與該第一源極/汲極擴散層28的第二源極/汲極擴散層34；及一形成於該閘極互連線24a、該第一源極/汲極擴散層28與該第二源極/汲極擴散層34上，並且具有一凹槽形開孔42a形成於其中的絕緣薄膜40，該絕緣薄膜40一體地曝露該閘極互連線24a、該第一源極/汲極擴散層28中之一者、及該第二源極/汲極擴散層34中之一者；及一被埋藏於該凹槽形開孔42a內的接觸層48a。供接觸層48a埋藏用的凹槽形開孔42a能夠在沒有故障下被形成。據此，要提供一種能夠在沒有可靠度降低與產量降低下實現微型化的半導體元件是有可能的。
简体摘要：该半导体组件包含一个在一闸极绝缘薄膜22形成于一半导体基体14与它之间下形成在该半导体基体14上之包括一闸极电极的闸极互连接24a；一形成于该闸极互连接24a之末端附近的第一源极/汲极扩散层28；一形成远离该闸极互连接24a与该第一源极/汲极扩散层28的第二源极/汲极扩散层34；及一形成于该闸极互连接24a、该第一源极/汲极扩散层28与该第二源极/汲极扩散层34上，并且具有一凹槽形开孔42a形成于其中的绝缘薄膜40，该绝缘薄膜40一体地曝露该闸极互连接24a、该第一源极/汲极扩散层28中之一者、及该第二源极/汲极扩散层34中之一者；及一被埋藏于该凹槽形开孔42a内的接触层48a。供接触层48a埋藏用的凹槽形开孔42a能够在没有故障下被形成。据此，要提供一种能够在没有可靠度降低与产量降低下实现微型化的半导体组件是有可能的。

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