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51. 发明专利

TWI277196B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TWI277196B
公开(公告)日：2007-03-21
申请号：TW092101497
申请日：2003-01-23
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：豊博 , 林厚宏 HAYASHI, ATSUHIRO , 根岸剛己 NEGISHI, TAKEMI , 上原高志
IPC分类号： H01L
CPC分类号： H01L27/11 , H01L23/5286 , H01L2224/05001 , H01L2224/05022 , H01L2224/05027 , H01L2224/0508 , H01L2224/05085 , H01L2224/05567 , H01L2224/05572 , H01L2224/16225 , H01L2924/13091 , H01L2924/00
摘要：避免半導體積體電路裝置的特性劣化。【解決手段】
配設分散配置於半導體基板，分別生成預定電壓位準的內部電源用的複數個限制器電路(105~109)，包含於此限制器電路的電晶體的形成區域落到上述凸塊電極的形成位置的正下方而佈局。藉由複數個限制器電路分散配置於半導體基板，以避免電流集中於特定的限制器電路，據此，在限制器電路週邊的不希望的溫度上升被抑制。而且，由於由凸塊電極到與其對應的上述電晶體的配線長被縮短，使該處的配線電阻降低而電壓下降變少，使內部電源的電壓位準下降被抑制。
简体摘要：避免半导体集成电路设备的特性劣化。【解决手段】配设分散配置于半导体基板，分别生成预定电压位准的内部电源用的复数个限制器电路(105~109)，包含于此限制器电路的晶体管的形成区域落到上述凸块电极的形成位置的正下方而布局。借由复数个限制器电路分散配置于半导体基板，以避免电流集中于特定的限制器电路，据此，在限制器电路周边的不希望的温度上升被抑制。而且，由于由凸块电极到与其对应的上述晶体管的配线长被缩短，使该处的配线电阻降低而电压下降变少，使内部电源的电压位准下降被抑制。

52. 发明专利

TW200709071A IC卡之製造方法审中-公开
简体标题： IC卡之制造方法
公开(公告)号：TW200709071A
公开(公告)日：2007-03-01
申请号：TW095134091
申请日：2003-09-16
申请人：日立超愛爾‧愛斯‧愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：大迫潤一郎 , 大澤賢治 , 西澤裕孝 , 通口顯
IPC分类号： G06K , H01L , B29C
CPC分类号： H05K3/284 , B29C45/14647 , B29C45/14655 , B29C45/1657 , B29C45/1671 , B29C2045/1673 , H01L21/563 , H01L21/565 , H01L23/3121 , H01L23/3135 , H01L23/49855 , H01L24/45 , H01L24/48 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2924/01014 , H01L2924/01078 , H01L2924/01079 , H01L2924/10253 , H01L2924/12041 , H01L2924/12044 , H01L2924/14 , H01L2924/181 , H05K1/117 , H05K2201/10159 , H05K2203/1316 , H05K2203/1572 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
摘要：本發明將IC卡高强度化,並且降低製造成本,提高可靠性。將IC本體4搭載於由熱可塑性樹脂形成之容器2內,以由熱可塑性樹脂形成之密封部3密封而一體化,而製造IC卡1。IC本體4具有:配線基板5,其在背面形成有外接端子6;半導體晶片7,其密封於配線基板5表面上,經由焊接線9及配線10電氣連接於外接端子6;及密封部8,其係由熱硬化性樹脂所形成,如覆蓋半導體晶片7及焊接線9般地所形成。密封部3如外接端子6露出般地所形成。
简体摘要：本发明将IC卡高强度化,并且降低制造成本,提高可靠性。将IC本体4搭载于由热可塑性树脂形成之容器2内,以由热可塑性树脂形成之密封部3密封而一体化,而制造IC卡1。IC本体4具有:配线基板5,其在背面形成有外置端子6;半导体芯片7,其密封于配线基板5表面上,经由焊接线9及配线10电气连接于外置端子6;及密封部8,其系由热硬化性树脂所形成,如覆盖半导体芯片7及焊接线9般地所形成。密封部3如外置端子6露出般地所形成。

53. 发明专利

TWI272680B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI272680B
公开(公告)日：2007-02-01
申请号：TW091138088
申请日：2002-12-31
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人： 嶺清太 , 清水昭博 AKIHIRO SHIMIZU , 大木長斗司 , 酒井哲 SAKAI, SATOSHI , 山本直樹 NAOKI YAMAMOTO
IPC分类号： H01L
CPC分类号： H01L29/7843 , H01L21/823807 , H01L21/823828 , H01L29/665 , H01L29/785 , H01L29/78642 , H01L29/78645
摘要：【課題】
謀求n型FET以及p型FET的汲極電流的增加(電流驅動能力的提高)。【解決手段】
一種半導體裝置的製造，具有形成於半導體基板的n型以及p型FET，包含：
在以絕緣膜覆蓋前述p型FET的閘電極與前述半導體基板的元件分離區域之間的半導體區域的狀態下，用以在前述n型以及p型FET上覆蓋這些電晶體的閘電極，在前述n型FET的通道形成區域形成使拉伸應力產生的第一絕緣膜(a)的製程；
實施蝕刻處理，選擇性地除去前述p型FET上的前述第一絕緣膜(b)的製程；
用以在前述n型以及p型FET上覆蓋這些電晶體的閘電極，在前述p型FET的通道形成區域形成使壓縮應力產生的第二絕緣膜(c)的製程；以及
選擇性地除去前述n型FET上的前述第二絕緣膜(d)的製程。
简体摘要：【课题】谋求n型FET以及p型FET的汲极电流的增加(电流驱动能力的提高)。【解决手段】一种半导体设备的制造，具有形成于半导体基板的n型以及p型FET，包含：在以绝缘膜覆盖前述p型FET的闸电极与前述半导体基板的组件分离区域之间的半导体区域的状态下，用以在前述n型以及p型FET上覆盖这些晶体管的闸电极，在前述n型FET的信道形成区域形成使拉伸应力产生的第一绝缘膜(a)的制程；实施蚀刻处理，选择性地除去前述p型FET上的前述第一绝缘膜(b)的制程；用以在前述n型以及p型FET上覆盖这些晶体管的闸电极，在前述p型FET的信道形成区域形成使压缩应力产生的第二绝缘膜(c)的制程；以及选择性地除去前述n型FET上的前述第二绝缘膜(d)的制程。

54. 发明专利

TWI270972B 邏輯電路以及半導體裝置有权
简体标题：逻辑电路以及半导体设备
公开(公告)号：TWI270972B
公开(公告)日：2007-01-11
申请号：TW092101030
申请日：2003-01-17
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：齊藤良和 SAITO, YOSHIKAZU , 長田健一 OSADA, KENICHI
IPC分类号： H01L
CPC分类号： H03K19/0016
摘要：【課題】
謀求用以抑制次臨界電流，固定邏輯閘部的輸出邏輯的電路的簡潔化。【解決手段】
具有依照輸入的控制訊號可遮斷對上述邏輯閘部的電源供給的n通道型的第一電晶體(103)，與連動於藉由上述第一電晶體的上述電源供給的遮斷動作可固定邏輯閘部的輸出節點於高位準的p通道型的第二電晶體(104)，上述第一電晶體的臨限值被設定為比構成上述邏輯閘部的電晶體的臨限值還高。分別藉由以上述第一電晶體及第二電晶體構成遮斷對邏輯閘部的電源供給的手段、以及分別連動於此手段固定邏輯閘部的輸出節點於高位準的手段，用以抑制次臨界電流，固定邏輯閘部的輸出邏輯的電路的簡潔化。
简体摘要：【课题】谋求用以抑制次临界电流，固定逻辑门部的输出逻辑的电路的简洁化。【解决手段】具有依照输入的控制信号可遮断对上述逻辑门部的电源供给的n信道型的第一晶体管(103)，与连动于借由上述第一晶体管的上述电源供给的遮断动作可固定逻辑门部的输出节点于高位准的p信道型的第二晶体管(104)，上述第一晶体管的临限值被设置为比构成上述逻辑门部的晶体管的临限值还高。分别借由以上述第一晶体管及第二晶体管构成遮断对逻辑门部的电源供给的手段、以及分别连动于此手段固定逻辑门部的输出节点于高位准的手段，用以抑制次临界电流，固定逻辑门部的输出逻辑的电路的简洁化。

55. 发明专利

TWI256692B 半導體積體電路裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 有权
简体标题：半导体集成电路设备及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
公开(公告)号：TWI256692B
公开(公告)日：2006-06-11
申请号：TW091133544
申请日：2002-11-15
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：堀內勝忠 HORIUCHI, MASATADA , 高濱高
IPC分类号： H01L
CPC分类号： H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/4908 , H01L29/78648
摘要：提供：在嵌入閘極電極絕緣膜界面再分布高濃度雜質，自對準地進行雙閘極電極的對位之同時，各電氣地完全分離嵌入閘極電極之高性能雙閘極電極型SOIMOS及其製造方法。
其特徵為：利用多層SOI基板，該基板係具有介由嵌入閘極電極絕緣膜而構成在SOI層下部的非晶質或者多結晶的半導體層，以上部閘極電極之相反圖案在上部半導體層施以離子植入，以與上部閘極電極自對準之關係構成嵌入閘極電極。
简体摘要：提供：在嵌入闸极电极绝缘膜界面再分布高浓度杂质，自对准地进行双闸极电极的对位之同时，各电气地完全分离嵌入闸极电极之高性能双闸极电极型SOIMOS及其制造方法。其特征为：利用多层SOI基板，该基板系具有介由嵌入闸极电极绝缘膜而构成在SOI层下部的非晶质或者多结晶的半导体层，以上部闸极电极之相反图案在上部半导体层施以离子植入，以与上部闸极电极自对准之关系构成嵌入闸极电极。

56. 发明专利

TWI243541B 通訊用半導體積體電路及無線通訊系統 A COMMUNICATION SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A WIRELESS COMMUNICATION SYSTEM 失效
简体标题：通信用半导体集成电路及无线通信系统 A COMMUNICATION SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A WIRELESS COMMUNICATION SYSTEM
公开(公告)号：TWI243541B
公开(公告)日：2005-11-11
申请号：TW090133582
申请日：2001-12-31
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 日立畫像情報方式股份有限公司 , 堤康有限公司 TTPCOM LIMITED
发明人：矢萩孝一 , 古屋良治 , 松崎文昭 , 鮑伯韓簫 HENSHAW, BOB
IPC分类号： H03L
CPC分类号： H03L7/107 , H03L7/0898 , H03L7/10
摘要：本發明揭示一種通訊用半導體積體電路及無線通訊系統，在其一實施例，PLL電路設有，將濾波電容器之電壓牽引至鎖定電壓用之多數牽引動作模態，同時配設，可以從此等多數動作模態中指定任一動作模態之暫存器(C RG)，依照此暫存器之設定進行牽引動作。
简体摘要：本发明揭示一种通信用半导体集成电路及无线通信系统，在其一实施例，PLL电路设有，将滤波电容器之电压牵引至锁定电压用之多数牵引动作模态，同时配设，可以从此等多数动作模态中指定任一动作模态之寄存器(C RG)，依照此寄存器之设置进行牵引动作。

57. 发明专利

TWI243381B 非揮發性記憶裝置失效
简体标题：非挥发性记忆设备
公开(公告)号：TWI243381B
公开(公告)日：2005-11-11
申请号：TW090129704
申请日：2001-11-30
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾.愛斯.愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.
发明人：後藤啓之 , 田茂雅 , 田村隆之 , 澀谷洋文 , 中村靖宏
IPC分类号： G11C
CPC分类号： G11C8/12 , G11C16/08 , G11C16/20
摘要：〔課題〕本發明係提供一種很容易變更記憶容量的非揮發性記憶裝置。
〔解決手段〕設有多個記憶模組MOD0～MOD7，根據來自外部的存取要求來控制上述多個記憶模組之動作的控制器210、以及藉著針對由該控制器所輸出的選擇信號進行解碼，而選擇地將上述記憶模組設成致能( enable)狀態的模組選擇解碼器220，藉由將上述記憶模組安裝成可自由地裝卸，可藉由記憶模組的增減來變更記憶容量。
简体摘要：〔课题〕本发明系提供一种很容易变更记忆容量的非挥发性记忆设备。〔解决手段〕设有多个记忆模块MOD0～MOD7，根据来自外部的存取要求来控制上述多个记忆模块之动作的控制器210、以及借着针对由该控制器所输出的选择信号进行译码，而选择地将上述记忆模块设成致能( enable)状态的模块选择译码器220，借由将上述记忆模块安装成可自由地装卸，可借由记忆模块的增减来变更记忆容量。

58. 发明专利

TW200419897A 高頻率功率放大用電子零件及無線通信系統 HIGH FREQUENCY POWER AMPLIFICATION ELECTRIC PART AND WIRELESS COMMUNICATION SYSTEM 失效
简体标题：高频率功率放大用电子零件及无线通信系统 HIGH FREQUENCY POWER AMPLIFICATION ELECTRIC PART AND WIRELESS COMMUNICATION SYSTEM
公开(公告)号：TW200419897A
公开(公告)日：2004-10-01
申请号：TW092127188
申请日：2003-10-01
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 日立混合網路股份有限公司 HITACHI HYBRID NETWORK, CO., LTD.
发明人：高橋恭一 , 松平信洋 , 赤嶺均
IPC分类号： H03F
CPC分类号： H03G3/3047 , H03F2200/504
摘要：本發明係在以電流檢測方式進行反饋控制所需之輸出位準檢測的無線通信系統方面，提供一種高頻率功率放大電路，其係把傳送要求位準低的區域中之控制靈敏度降低，遍及控制範圍全體可精度良好控制輸出位準者。本發明在高頻率功率放大用電子零件方面，在電流檢測電路(20)與電流–電壓變換電路(40)之間，設置n次根變換電路(30)或對數變換電路(30’)；而該高頻率功率放大用電子零件係構成無線通信系統者，其係以電流檢測方式進行輸出功率之反饋控制所需之輸出位準檢測，比較輸出位準檢測信號與輸出位準指示信號，根據其差產生高頻率功率放大電路之偏壓而進行增益控制者。
简体摘要：本发明系在以电流检测方式进行反馈控制所需之输出位准检测的无线通信系统方面，提供一种高频率功率放大电路，其系把发送要求位准低的区域中之控制灵敏度降低，遍及控制范围全体可精度良好控制输出位准者。本发明在高频率功率放大用电子零件方面，在电流检测电路(20)与电流–电压变换电路(40)之间，设置n次根变换电路(30)或对数变换电路(30’)；而该高频率功率放大用电子零件系构成无线通信系统者，其系以电流检测方式进行输出功率之反馈控制所需之输出位准检测，比较输出位准检测信号与输出位准指示信号，根据其差产生高频率功率放大电路之偏压而进行增益控制者。

59. 发明专利

TW200414501A 半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200414501A
公开(公告)日：2004-08-01
申请号：TW092136441
申请日：2003-12-22
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：森田貞幸 , 齊藤良和 SAITO, YOSHIKAZU
IPC分类号： H01L
CPC分类号： H01L25/0657 , H01L23/3128 , H01L23/4951 , H01L23/49575 , H01L23/50 , H01L24/05 , H01L24/45 , H01L24/48 , H01L24/49 , H01L2224/04042 , H01L2224/05554 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/48247 , H01L2224/4826 , H01L2224/48599 , H01L2224/4911 , H01L2224/49171 , H01L2224/85399 , H01L2225/06506 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2225/06579 , H01L2225/06596 , H01L2924/00014 , H01L2924/014 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/00 , H01L2924/00012
摘要：本發明對堆疊複數片大容量SRAM晶片的記憶器，或搭載於系統LSI的大容量SRAM晶片，提供容易堆疊，容易焊接的SRAM晶片。在半導體晶片上形成，從外部向電路方塊供應規定的位址信號的位址焊墊，及對電路方塊輸入輸出資料的資料輸入輸出用焊墊，資料輸入輸出用焊墊是沿半導體晶片的第1邊配置，位址焊墊是沿跟第1邊共有一個角的第2邊配置，第2邊不配置資料輸入輸出用焊墊。因為在晶片的一邊集中配置位址焊墊，在另一邊集中配置資料輸入輸出用焊墊，因此層積或焊接很容易。
简体摘要：本发明对堆栈复数片大容量SRAM芯片的记忆器，或搭载于系统LSI的大容量SRAM芯片，提供容易堆栈，容易焊接的SRAM芯片。在半导体芯片上形成，从外部向电路方块供应规定的位址信号的位址焊垫，及对电路方块输入输出数据的数据输入输出用焊垫，数据输入输出用焊垫是沿半导体芯片的第1边配置，位址焊垫是沿跟第1边共有一个角的第2边配置，第2边不配置数据输入输出用焊垫。因为在芯片的一边集中配置位址焊垫，在另一边集中配置数据输入输出用焊垫，因此层积或焊接很容易。

60. 发明专利

TW594973B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW594973B
公开(公告)日：2004-06-21
申请号：TW091105866
申请日：2002-03-26
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：齊藤良和 SAITO, YOSHIKAZU , 長田健一 OSADA, KENICHI , 木島毅彥 , 北井直樹 KITAI, NAOKI
IPC分类号： H01L
CPC分类号： G11C7/1057 , G11C7/1051 , G11C2207/105 , H01L2224/49113
摘要：本發明揭示一種半導體積體電路，配設有，可依任意選擇而供給之共同節點信號的邏輯位準，變更從輸出緩衝器(43)輸出之輸出信號波形的上昇及下降特性，及輸入緩衝器(40、41)的邏輯臨界值的控制器，使從上述輸出緩衝器輸出之信號波形的上昇及下降特性，及輸入緩衝器的邏輯臨界值成為可變更，藉此縮小功能選擇電路的規模。同時，構成含有空乏型的第1電晶體的結合電路，以降低輸入第2電路的信號的電壓位準，避免在第2電路所含的電晶體的閘極．汲極間，加上與使通道導通的電位極性相反的電位，藉此減少流通呈現GIDL特性的電晶體的非所希望的電流。並且，經由使用以形成有記憶胞的部位上層形成的信號配線，結合上述輸出緩衝器及上述輸出驅動器，以達成輸出電路的布置的最合適化。
简体摘要：本发明揭示一种半导体集成电路，配设有，可依任意选择而供给之共同节点信号的逻辑位准，变更从输出缓冲器(43)输出之输出信号波形的上升及下降特性，及输入缓冲器(40、41)的逻辑临界值的控制器，使从上述输出缓冲器输出之信号波形的上升及下降特性，及输入缓冲器的逻辑临界值成为可变更，借此缩小功能选择电路的规模。同时，构成含有空乏型的第1晶体管的结合电路，以降低输入第2电路的信号的电压位准，避免在第2电路所含的晶体管的闸极．汲极间，加上与使信道导通的电位极性相反的电位，借此减少流通呈现GIDL特性的晶体管的非所希望的电流。并且，经由使用以形成有记忆胞的部位上层形成的信号配线，结合上述输出缓冲器及上述输出驱动器，以达成输出电路的布置的最合适化。

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