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    • 24. 发明专利
    • 系統級模擬與仿真之裝置及方法
    • 系统级仿真与仿真之设备及方法
    • TW201405426A
    • 2014-02-01
    • TW101127472
    • 2012-07-30
    • 智原科技股份有限公司FARADAY TECHNOLOGY CORP.
    • 黃正顏HUANG, CHENG YEN
    • G06F9/455
    • G06F17/50G06F17/5027
    • 本發明提供一種系統級模擬與仿真之裝置及方法。該裝置包含一模擬/仿真引擎、一既有智慧財產安裝平台、一快速驅動器、及一智慧財產代理器。該模擬/仿真引擎係用來進行模擬與仿真中之至少一者以使該裝置具備複數個智慧財產模組之第一部分。該既有智慧財產安裝平台係用來安裝具備既有智慧財產模組之晶片以使該裝置具備該複數個智慧財產模組之第二部分,其中該複數個智慧財產模組之該第二部分包含該些既有智慧財產模組中之特定智慧財產模組。本發明的好處是,借助於該快速驅動器,該裝置使用該既有智慧財產模組時不會產生任何不必要之延遲。
    • 本发明提供一种系统级仿真与仿真之设备及方法。该设备包含一仿真/仿真发动机、一既有智能财产安装平台、一快速驱动器、及一智能财产代理器。该仿真/仿真发动机系用来进行仿真与仿真中之至少一者以使该设备具备复数个智能财产模块之第一部分。该既有智能财产安装平台系用来安装具备既有智能财产模块之芯片以使该设备具备该复数个智能财产模块之第二部分,其中该复数个智能财产模块之该第二部分包含该些既有智能财产模块中之特定智能财产模块。本发明的好处是,借助于该快速驱动器,该设备使用该既有智能财产模块时不会产生任何不必要之延迟。
    • 25. 发明专利
    • 模擬用戶設計的方法 METHOD FOR EMULATING USER DESIGNING
    • 仿真用户设计的方法 METHOD FOR EMULATING USER DESIGNING
    • TWI307846B
    • 2009-03-21
    • TW095104572
    • 2006-02-10
    • S2C公司 S2C INC.
    • 黃八揆 HUANG, THOMAS B.陳睦仁 CHENE, MON REN
    • G06FG01R
    • G06F17/5027
    • 本發明提供了一種透過可重配置的平台用來設計和模擬用戶設計的系統及其方法。該系統和方法能更容易地設計和模擬單晶片系統類型的用戶設計。用戶設計中的網路連線表(net1ist)可包含在一個使用有多個場域可程式閘陣列(field programmable gate arrays)元件的平台的模擬器中經過訂制的或者經過最佳化的第三方的電路的網路連線表。許多訂制的電路可被組態用來與用戶設計互動操作,提供諸如除錯、性能分析以及與模擬器連接等功能。
    • 本发明提供了一种透过可重配置的平台用来设计和仿真用户设计的系统及其方法。该系统和方法能更容易地设计和仿真单芯片系统类型的用户设计。用户设计中的网络连接表(net1ist)可包含在一个使用有多个场域可进程闸数组(field programmable gate arrays)组件的平台的仿真器中经过订制的或者经过最优化的第三方的电路的网络连接表。许多订制的电路可被组态用来与用户设计交互操作,提供诸如调试、性能分析以及与仿真器连接等功能。
    • 26. 发明专利
    • 具保持時間演算法之模擬電路,邏輯分析器以及映像記憶體
    • 具保持时间算法之仿真电路,逻辑分析器以及图像内存
    • TW561411B
    • 2003-11-11
    • TW090111292
    • 2001-05-11
    • 奎登設計系統公司
    • 王明揚薛穗彥威廉C 卡瑞爾
    • G06F
    • G06F17/5027
    • 一種模擬系統電路具有含RAM,對照表(1ookup table),額外延遲元件及正反器(flip-flop)/閂的邏輯元件。該正反器/閂的作用就像是正反器或是閂並且具有分離的設定及重置信號。該延遲元件會在該邏輯元件的資料路徑中插入可選擇之數量的延遲,以降低競速時間(race time)的問題。該邏輯元件可以組合起來共用輸入信號以便增加 RAM的大小。該經過改善的電路也就是,具有一重播(playback)記憶體用以儲存來自一邏輯元件之取樣資料的多個複本 ,如此,便可以重播模擬資料用以除錯(debugging)。與該邏輯元件相連接的多重讀取埠可以讓使用者以分時(time multiplexed)的方式在模擬期間從該邏輯元件讀取資料。該輸入/輸出腳可以分時的方式單向或是雙向載送多重信號。
    • 一种仿真系统电路具有含RAM,对照表(1ookup table),额外延迟组件及正反器(flip-flop)/闩的逻辑组件。该正反器/闩的作用就像是正反器或是闩并且具有分离的设置及重置信号。该延迟组件会在该逻辑组件的数据路径中插入可选择之数量的延迟,以降低竞速时间(race time)的问题。该逻辑组件可以组合起来共享输入信号以便增加 RAM的大小。该经过改善的电路也就是,具有一重播(playback)内存用以存储来自一逻辑组件之采样数据的多个复本 ,如此,便可以重播仿真数据用以调试(debugging)。与该逻辑组件相连接的多重读取端口可以让用户以分时(time multiplexed)的方式在仿真期间从该逻辑组件读取数据。该输入/输出脚可以分时的方式单向或是双向载送多重信号。
    • 27. 发明专利
    • 使用模仿及模擬以設計辨識的方法及裝置
    • 使用模仿及仿真以设计辨识的方法及设备
    • TW464828B
    • 2001-11-21
    • TW086115169
    • 1997-10-15
    • 奎登設計系統公司
    • 史帝文P.賽普米克海伯斯登
    • G06F
    • G06F17/5027
    • 一種用以合併一個邏輯設計之模仿及模擬的方法及裝置。本方法及裝置能夠與一個包含閘門階層敘述、行為表現、結構表現、或一其組合的邏輯設計一起運用。本模仿及模擬部份係一個最小化用以傳輸介於兩部份間資料之時間的方式來合併。當模仿執行於諸如場可程式閘門陣列之可重組態硬體中時,模擬係藉一個或多個微處理執行。當採用了多重微處理器時,選擇邏輯設計的獨立部份以執行多重同步微處理器上。可重組態的硬體亦執行偵側及排程運作以協助模擬,及減少處理的時間。
    • 一种用以合并一个逻辑设计之模仿及仿真的方法及设备。本方法及设备能够与一个包含闸门阶层叙述、行为表现、结构表现、或一其组合的逻辑设计一起运用。本模仿及仿真部份系一个最小化用以传输介于两部份间数据之时间的方式来合并。当模仿运行于诸如场可进程闸门数组之可重组态硬件中时,仿真系藉一个或多个微处理运行。当采用了多重微处理器时,选择逻辑设计的独立部份以运行多重同步微处理器上。可重组态的硬件亦运行侦侧及调度运作以协助仿真,及减少处理的时间。
    • 28. 发明专利
    • 具有時間多工互連的模仿系統
    • 具有时间多任务互连的模仿系统
    • TW440796B
    • 2001-06-16
    • TW087108460
    • 1998-05-29
    • 奎登設計系統公司
    • 史蒂芬山普米海勃須田麥可布茲
    • G06F
    • G01R31/2853G01R31/31717G06F17/5027Y10S370/916
    • 本文討論一種硬體模仿系統,可將多重設計信號定時多路傳輸至實體邏輯晶片針腳與印刷電路板上,以降低硬體成本。本發明的可重新組態邏輯系統包括數個可程式邏輯器件與數個可程式互連器件。邏輯器件與互連器件可互連在一起,如此一來多重設計信號可以共用I/O針腳與印刷電路軌。本文亦討論硬體模仿系統的邏輯分析器。實施邏輯分析器功能時所需要的邏輯電路可以程式化為模仿系統的邏輯晶片之可程式化資源。
    • 本文讨论一种硬件模仿系统,可将多重设计信号定时多路传输至实体逻辑芯片针脚与印刷电路板上,以降低硬件成本。本发明的可重新组态逻辑系统包括数个可进程逻辑器件与数个可进程互连器件。逻辑器件与互连器件可互连在一起,如此一来多重设计信号可以共享I/O针脚与印刷电路轨。本文亦讨论硬件模仿系统的逻辑分析器。实施逻辑分析器功能时所需要的逻辑电路可以进程化为模仿系统的逻辑芯片之可进程化资源。