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1. 发明专利

TW201719464A 溫度模擬裝置和方法审中-公开
简体标题：温度仿真设备和方法
公开(公告)号：TW201719464A
公开(公告)日：2017-06-01
申请号：TW104139869
申请日：2015-11-30
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：張永嘉 , CHANG, YEONG JAR , 盧俊銘 , LU, JUIN MING , 鄭良加 , CHENG, LIANG CHIA
IPC分类号： G06F17/50
CPC分类号： G06F17/5036 , G06F17/5027
摘要：一種溫度模擬裝置，適用於事務層級設計之包含多個區塊之晶片。此溫度模擬裝置包括多個熱感知事務層功率模型電路、模擬引擎、轉換器以及溫度模擬驅動器。多個熱感知事務層功率模型電路，分別對應多個區塊，且用以產生多個區塊各自對應之功率資訊，以及根據溫度資訊動態調整功率資訊。模擬引擎用以根據相容資訊產生多個區塊各自對應之溫度資訊。轉換器用以產生模擬引擎相容之相容資訊。溫度模擬驅動器用以驅動模擬引擎，以及將溫度資訊分別傳送給對應之多個區塊。
简体摘要：一种温度仿真设备，适用于事务层级设计之包含多个区块之芯片。此温度仿真设备包括多个热感知事务层功率模型电路、仿真发动机、转换器以及温度仿真驱动器。多个热感知事务层功率模型电路，分别对应多个区块，且用以产生多个区块各自对应之功率信息，以及根据温度信息动态调整功率信息。仿真发动机用以根据兼容信息产生多个区块各自对应之温度信息。转换器用以产生仿真发动机兼容之兼容信息。温度仿真驱动器用以驱动仿真发动机，以及将温度信息分别发送给对应之多个区块。

2. 发明专利

TW200849049A 語音積體電路模擬方法、系統及其儲存媒體 SPEECH IC SIMULATION METHOD, SYSTEM AND STORAGE MEDIUM THEREOF 审中-公开
简体标题：语音集成电路仿真方法、系统及其存储媒体 SPEECH IC SIMULATION METHOD, SYSTEM AND STORAGE MEDIUM THEREOF
公开(公告)号：TW200849049A
公开(公告)日：2008-12-16
申请号：TW096121445
申请日：2007-06-14
申请人：義隆電子股份有限公司 ELAN MICROELECTRONICS CORPORATION
发明人：黃鼎力 HUANG, TING LI , 黃世鵬 HUANG, SHIH PENG , 郝維中 HAO, WAE JONE , 林政維 LIN, CHENG WEI
IPC分类号： G06F
CPC分类号： G06F17/5027
摘要：本發明揭露語音積體電路模擬方法、系統、具有此系統之儲存媒體以及韌體程式碼產生方法等。語音積體電路模擬方法用以獲得語音積體電路專案之模擬結果,其係包含以下步驟:在精靈導引介面中建立並編譯語音積體電路專案,接著,若有需要修改專案,可於視覺化配置設定介面中設定並互動顯示與語音積體電路專案對應的線上模擬器圖形化配置,然後在視覺化命令編輯和事件設定介面中設定與執行命令片段與對應的系統驅動事件。此外,編譯語音積體電路專案所產生之韌體程式碼可經由USB埠或印表機埠等輸出埠輸出或燒錄到一硬體線路模擬器之記憶體。
简体摘要：本发明揭露语音集成电路仿真方法、系统、具有此系统之存储媒体以及固件代码产生方法等。语音集成电路仿真方法用以获得语音集成电路项目之仿真结果,其系包含以下步骤:在精灵导引界面中创建并编译语音集成电路项目,接着,若有需要修改项目,可于可视化配置设置界面中设置并交互显示与语音集成电路项目对应的在线仿真器图形化配置,然后在可视化命令编辑和事件设置界面中设置与运行命令片段与对应的系统驱动事件。此外,编译语音集成电路项目所产生之固件代码可经由USB端口或打印机端口等输出端口输出或刻录到一硬件线路仿真器之内存。

3. 发明专利

TW200813767A 用於超長指令字處理器之分支及行為分割 BRANCHING AND BEHAVIORAL PARTITIONING FOR A VLIW PROCESSOR 审中-公开
简体标题：用于超长指令字处理器之分支及行为分割 BRANCHING AND BEHAVIORAL PARTITIONING FOR A VLIW PROCESSOR
公开(公告)号：TW200813767A
公开(公告)日：2008-03-16
申请号：TW096113479
申请日：2007-04-17
申请人：利卡系統公司 LIGA SYSTEMS, INC.
发明人：亨利T 維漢揚 VERHEYEN, HENRY T. , 威廉瓦特 WATT, WILLIAM , 帕拉敏德S 沙海 SAHAI, PARAMINDER S. , 保羅柯維爾 COLWILL, PAUL
IPC分类号： G06F
CPC分类号： G06F17/5027
摘要：本發明揭示一種用於超長指令字處理器之分支及行為分割。一方面,本發明藉由提供一種邏輯模擬系統來克服先前技術之限制,該邏輯模擬系統使用一具有許多平行處理器元件之超長指令字模擬處理器來加速可合成工作之模擬,不過其亦支援不可合成工作及/或分支。在一方法中,該超長指令字模擬處理器係基於不具有一晶片上指令快取區的一架構。而是,VLIW指令字直接從一程式記憶體流入且基於該等指令字連續程式化該等個別處理器元件。此亦允許有效實施側進入跳越,其中可從一編碼區域之中間進入該區域而非始終需要從頂部進入。另一方面,藉由異常處置器可有效處理不可合成工作。
简体摘要：本发明揭示一种用于超长指令字处理器之分支及行为分割。一方面,本发明借由提供一种逻辑仿真系统来克服先前技术之限制,该逻辑仿真系统使用一具有许多平行处理器组件之超长指令字仿真处理器来加速可合成工作之仿真,不过其亦支持不可合成工作及/或分支。在一方法中,该超长指令字仿真处理器系基于不具有一芯片上指令缓存区的一架构。而是,VLIW指令字直接从一进程内存流入且基于该等指令字连续进程化该等个别处理器组件。此亦允许有效实施侧进入跳越,其中可从一编码区域之中间进入该区域而非始终需要从顶部进入。另一方面,借由异常处置器可有效处理不可合成工作。

4. 发明专利

TW200802011A 用於邏輯及記憶體之模擬之硬體加速系統 HARDWARE ACCELERATION SYSTEM FOR SIMULATION OF LOGIC AND MEMORY 审中-公开
简体标题：用于逻辑及内存之仿真之硬件加速系统 HARDWARE ACCELERATION SYSTEM FOR SIMULATION OF LOGIC AND MEMORY
公开(公告)号：TW200802011A
公开(公告)日：2008-01-01
申请号：TW095143966
申请日：2006-11-28
申请人：利卡系統公司 LIGA SYSTEMS, INC.
发明人：亨利T 維漢揚 VERHEYEN, HENRY T. , 威廉瓦特 WATT, WILLIAM
IPC分类号： G06F
CPC分类号： G06F17/5027 , G06F11/261 , G06F17/5022
摘要：本發明揭示一種硬體加速模擬器,其包括可由一模擬處理器分別存取的一儲存記憶體與一程式記憶體。該程式記憶體儲存欲執行以便模擬一晶片之指令。該儲存記憶體係用以模擬一使用者記憶體。由於該模擬處理器可分別存取該等程式記憶體與儲存記憶體,故至使用者記憶體之讀取與寫入之模擬不會阻塞該程式記憶體與該模擬處理器間之指令傳輸,因而可增加模擬速度。一方面,藉由為一使用者記憶體位址添加一固定預定偏移而將使用者記憶體位址映射至儲存記憶體位址。因此,運行時間期間不需要位址轉換。
简体摘要：本发明揭示一种硬件加速仿真器,其包括可由一仿真处理器分别存取的一存储内存与一进程内存。该进程内存存储欲运行以便仿真一芯片之指令。该存储内存系用以仿真一用户内存。由于该仿真处理器可分别存取该等进程内存与存储内存,故至用户内存之读取与写入之仿真不会阻塞该进程内存与该仿真处理器间之指令传输,因而可增加仿真速度。一方面,借由为一用户内存位址添加一固定预定偏移而将用户内存位址映射至存储内存位址。因此,运行时间期间不需要位址转换。

5. 发明专利

TWI613553B 用於編輯電路設計佈局之方法與系統以及其非暫態電腦可讀式媒體有权
简体标题：用于编辑电路设计布局之方法与系统以及其非暂态电脑可读式媒体
公开(公告)号：TWI613553B
公开(公告)日：2018-02-01
申请号：TW100119691
申请日：2011-06-03
申请人：卡登斯系統設計公司 , CADENCE DESIGN SYSTEMS, INC.
发明人：珍納堤阿諾 , GINETTI, ARNOLD
IPC分类号： G06F17/21
CPC分类号： G06F17/24 , G06F3/0481 , G06F8/34 , G06F17/2288 , G06F17/241 , G06F17/242 , G06F17/30896 , G06F17/5009 , G06F17/5027 , G06F17/5045 , G06F17/505 , G06F17/5068 , G06F17/5072 , G06F17/5081

6. 发明专利

TWI450118B 混合的電子設計系統及其可重組連接矩陣有权
简体标题：混合的电子设计系统及其可重组连接矩阵
公开(公告)号：TWI450118B
公开(公告)日：2014-08-21
申请号：TW099137570
申请日：2010-11-02
申请人：創意電子股份有限公司 , GLOBAL UNICHIP CORPORATION
发明人：蘇培陞 , SU, ALAN PEISHENG
IPC分类号： G06F17/50
CPC分类号： G06F17/5027

7. 发明专利

TW201401172A 用於場可編程閘極陣列（ＦＰＧＡ）基硬體加速器之週期精確的與週期再現的記憶體审中-公开
简体标题：用于场可编程闸极数组（ＦＰＧＡ）基硬件加速器之周期精确的与周期再现的内存
公开(公告)号：TW201401172A
公开(公告)日：2014-01-01
申请号：TW102101961
申请日：2013-01-18
申请人：萬國商業機器公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：卡普爾墨西 , KAPUR, MOHIT , 阿薩德山米 , ASAAD, SAMEH
IPC分类号： G06F9/455
CPC分类号： G01R31/31703 , G01R31/2851 , G01R31/31727 , G01R31/3177 , G06F17/5027
摘要：本發明之實施例提供一方法、系統及電腦程式產品，使用一場可編程閘極陣列(FPGA)以模擬一測試下裝置(DUT)的運作。該DUT包含一裝置記憶體具有一第一數量的輸入埠，該FPGA與具有一第二數量的輸入埠的一目標記憶體相關，該第二數量小於該第一數量。於一實施例中，於一頻率Fd和一定義的時間週期下，施加給定的一組輸入至該裝置記憶體，及於一頻率Ft下，施加給定的該組輸入至該目標記憶體。該頻率Ft大於該頻率Fd，並且維持該裝置記憶體與該目標記憶體之間的週期精確性。於一實施例中，透過從該目標記憶體儲存陣列中分離該DUT記憶體介面協定，產生該DUT記憶體的一週期精確的模型。
简体摘要：本发明之实施例提供一方法、系统及电脑进程产品，使用一场可编程闸极数组(FPGA)以仿真一测试下设备(DUT)的运作。该DUT包含一设备内存具有一第一数量的输入端口，该FPGA与具有一第二数量的输入端口的一目标内存相关，该第二数量小于该第一数量。于一实施例中，于一频率Fd和一定义的时间周期下，施加给定的一组输入至该设备内存，及于一频率Ft下，施加给定的该组输入至该目标内存。该频率Ft大于该频率Fd，并且维持该设备内存与该目标内存之间的周期精确性。于一实施例中，透过从该目标内存存储数组中分离该DUT内存界面协定，产生该DUT内存的一周期精确的模型。

8. 发明专利

TW201202924A 用於以封包切換為基礎的邏輯複製之方法和系統 METHOD AND SYSTEM FOR PACKET SWITCH BASED LOGIC REPLICATION 审中-公开
简体标题：用于以封包切换为基础的逻辑复制之方法和系统 METHOD AND SYSTEM FOR PACKET SWITCH BASED LOGIC REPLICATION
公开(公告)号：TW201202924A
公开(公告)日：2012-01-16
申请号：TW100102408
申请日：2011-01-21
申请人：賽諾西斯公司
发明人：埃里克森羅伯特
IPC分类号： G06F
CPC分类号： G01R31/31701 , G01R31/31723 , G01R31/31726 , G06F11/36 , G06F11/362 , G06F11/3632 , G06F11/3636 , G06F17/5027 , G06F17/5045 , G06F17/505 , G06F17/5054 , G06F17/5059 , G06F2217/62
摘要：本發明描述一種用於編譯包含與複數個時脈域所驅動之源邏輯的若干部分相關之一或多個源子通道之一源電路的一表示的方法及系統。各源子通道可產生攜帶來自該源邏輯之該等部分之一者的信號資料的封包。一目的地電路之一表示可經編譯以包含與複製該源邏輯之目的地邏輯的若干部分相關之一或多個目的地子通道。各目的地子通道可經由該等封包將該信號資料轉遞至該目的地邏輯之該等部分的一者。一切換邏輯可經組態以將該等源子通道映射至該等目的地子通道以作為虛擬通道而自該等源子通道轉遞該等封包至該等目的地子通道。一單一佇列可經組態以與該切換邏輯耦合以將來自該等源子通道之封包記錄至一封包串流中持續一延遲週期，以分配至該等目的地子通道。該目的地邏輯可仿真與被延遲該延遲週期之該複數個時脈域同步的該源邏輯。
简体摘要：本发明描述一种用于编译包含与复数个时脉域所驱动之源逻辑的若干部分相关之一或多个源子信道之一源电路的一表示的方法及系统。各源子信道可产生携带来自该源逻辑之该等部分之一者的信号数据的封包。一目的地电路之一表示可经编译以包含与复制该源逻辑之目的地逻辑的若干部分相关之一或多个目的地子信道。各目的地子信道可经由该等封包将该信号数据转递至该目的地逻辑之该等部分的一者。一切换逻辑可经组态以将该等源子信道映射至该等目的地子信道以作为虚拟信道而自该等源子信道转递该等封包至该等目的地子信道。一单一队列可经组态以与该切换逻辑耦合以将来自该等源子信道之封包记录至一封包串流中持续一延迟周期，以分配至该等目的地子信道。该目的地逻辑可仿真与被延迟该延迟周期之该复数个时脉域同步的该源逻辑。

9. 发明专利

TW201145017A 用於以封包切換為基礎的邏輯複製之方法和系統 METHOD AND SYSTEM FOR PACKET SWITCH BASED LOGIC REPLICATION 审中-公开
简体标题：用于以封包切换为基础的逻辑复制之方法和系统 METHOD AND SYSTEM FOR PACKET SWITCH BASED LOGIC REPLICATION
公开(公告)号：TW201145017A
公开(公告)日：2011-12-16
申请号：TW100102409
申请日：2011-01-21
申请人：賽諾西斯公司
发明人：埃里克森羅伯特
IPC分类号： G06F
CPC分类号： G06F17/5027
摘要：描述一種用於編譯一源電路之一表示的方法及系統,該表示包括與藉由複數個時脈域驅動之源邏輯之部分相關聯的一或多個源副通道。每一源副通道可產生攜載來自該源邏輯之該等部分中之一者的信號資料之封包。一目的地電路之一表示可經編譯以包括與複製該源邏輯之目的地邏輯之部分相關聯的一或多個目的地副通道。每一目的地副通道可經由該等封包將該信號資料轉遞至該目的地邏輯之該等部分中之一者。一切換邏輯可經組態作為將該等源副通道映射至該等目的地副通道之虛擬通道,以將該等封包自該等源副通道轉遞至該等目的地副通道。一單一佇列可經組態以與該切換邏輯耦接以將來自該等源副通道之封包記錄至一封包串流中持續一延遲週期,從而散佈至該等目的地副通道。該目的地邏輯可以延遲達該延遲週期而與該複數個時脈域同步之方式模擬該源邏輯。
简体摘要：描述一种用于编译一源电路之一表示的方法及系统,该表示包括与借由复数个时脉域驱动之源逻辑之部分相关联的一或多个源副信道。每一源副信道可产生携载来自该源逻辑之该等部分中之一者的信号数据之封包。一目的地电路之一表示可经编译以包括与复制该源逻辑之目的地逻辑之部分相关联的一或多个目的地副信道。每一目的地副信道可经由该等封包将该信号数据转递至该目的地逻辑之该等部分中之一者。一切换逻辑可经组态作为将该等源副信道映射至该等目的地副信道之虚拟信道,以将该等封包自该等源副信道转递至该等目的地副信道。一单一队列可经组态以与该切换逻辑耦接以将来自该等源副信道之封包记录至一封包串流中持续一延迟周期,从而散布至该等目的地副信道。该目的地逻辑可以延迟达该延迟周期而与该复数个时脉域同步之方式仿真该源逻辑。

10. 发明专利

TW200928837A 漸進式客戶電子系統設計模型化及驗證方法 A METHOD OF PROGRESSIVELY PROTOTYPING AND VALIDATING A CUSTOMER'S ELECTRONIC SYSTEM DESIGN 审中-公开
简体标题：渐进式客户电子系统设计模型化及验证方法 A METHOD OF PROGRESSIVELY PROTOTYPING AND VALIDATING A CUSTOMER'S ELECTRONIC SYSTEM DESIGN
公开(公告)号：TW200928837A
公开(公告)日：2009-07-01
申请号：TW097142722
申请日：2008-11-05
申请人：穎發系統科技股份有限公司 INPA SYSTEMS, INC.
发明人：黃八揆 HUANG, THOMAS B. , 張秋銘 CHANG, CHIOUMIN M.
IPC分类号： G06F
CPC分类号： G06F17/5027 , G06F2217/86
摘要：一種對客戶之電子系統設計(ESD)作模型化及驗證之方法;該客戶ESD之設計資料經分割成為階層式設計元件(HDE)及其個別之測試基準。該EDS耦合客戶之週邊裝置(CPD),並與之互動,其連結係透過所對應之週邊界面端點(PIT),而形成互聯之階層式系統元件(HSE),互相間依據一互動;該HSE形成多數之系統階層(SHL);該方法包括:(a)提供一可重新程式規劃邏輯裝置(RPLD),包含一RPLD介面,及可程式規劃外部介面(PXIF),分別連結到各該PIT;(b)提供一模擬軟體工具;(c)透過該RPLD介面解除各該PXIF,並對各個經解除之PXIF:找到與該PXIF連結之HDE,及對其測試基準附加激勵及回應,以形成附加測試基準;(d)根據該功能驗證規格,在該SHL中由下而上,漸進的檢驗及驗證全部的HSE。
简体摘要：一种对客户之电子系统设计(ESD)作模型化及验证之方法;该客户ESD之设计数据经分割成为阶层式设计组件(HDE)及其个别之测试基准。该EDS耦合客户之周边设备(CPD),并与之交互,其链接系透过所对应之周边界面端点(PIT),而形成互联之阶层式系统组件(HSE),互相间依据一交互;该HSE形成多数之系统阶层(SHL);该方法包括:(a)提供一可重新进程规划逻辑设备(RPLD),包含一RPLD界面,及可进程规划外部界面(PXIF),分别链接到各该PIT;(b)提供一仿真软件工具;(c)透过该RPLD界面解除各该PXIF,并对各个经解除之PXIF:找到与该PXIF链接之HDE,及对其测试基准附加激励及回应,以形成附加测试基准;(d)根据该功能验证规格,在该SHL中由下而上,渐进的检验及验证全部的HSE。

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