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21. 发明专利

TW201332014A 鑲嵌結構製作方法审中-公开
简体标题：镶嵌结构制作方法
公开(公告)号：TW201332014A
公开(公告)日：2013-08-01
申请号：TW101101913
申请日：2012-01-18
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN CHIUAN , 楊智偉 , YANG, CHIH WEI , 黃志森 , HUANG, CHIH SEN , 胡展源 , HU, CHAN YUAN , 傅思逸 , FU, SSU I
IPC分类号： H01L21/31 , H01L21/3105 , H01L21/311 , H01L21/304
摘要：一種鑲嵌結構之製作方法，首先提供一包含有一介電層之基底、於該介電層內形成至少一溝渠、於該介電層內形成至少一介層洞與至少一虛置介層洞、於該基底上形成一填滿該溝渠、該介層洞、與該虛置介層洞之第一導電層、以及進行一化學機械研磨製程，用以形成該鑲嵌結構，同時移除該虛置介層洞。
简体摘要：一种镶嵌结构之制作方法，首先提供一包含有一介电层之基底、于该介电层内形成至少一沟渠、于该介电层内形成至少一介层洞与至少一虚置介层洞、于该基底上形成一填满该沟渠、该介层洞、与该虚置介层洞之第一导电层、以及进行一化学机械研磨制程，用以形成该镶嵌结构，同时移除该虚置介层洞。

22. 发明专利

TWI648857B 半導體元件及其製作方法有权
简体标题：半导体组件及其制作方法
公开(公告)号：TWI648857B
公开(公告)日：2019-01-21
申请号：TW104114550
申请日：2015-05-07
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN-CHIUAN , 童宇誠 , TUNG, YU-CHENG
IPC分类号： H01L29/66 , H01L29/772

23. 发明专利

TWI640042B 半導體裝置之圖案化結構的製作方法有权
简体标题：半导体设备之图案化结构的制作方法
公开(公告)号：TWI640042B
公开(公告)日：2018-11-01
申请号：TW104107459
申请日：2015-03-09
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN CHIUAN , 童宇誠 , TUNG, YU CHENG
IPC分类号： H01L21/336 , H01L29/78

24. 发明专利

TW201818475A 半導體元件及其製作方法审中-公开
简体标题：半导体组件及其制作方法
公开(公告)号：TW201818475A
公开(公告)日：2018-05-16
申请号：TW105137190
申请日：2016-11-15
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN-CHIUAN , 童宇誠 , TUNG, YU-CHENG
IPC分类号： H01L21/336 , H01L29/78
摘要：一種半導體元件，包括一半導體基底，具有一第一區域及一第二區域；複數個第一半導體鰭狀結構，位於該第一區域；複數個第二半導體鰭狀結構，位於該第二區域；一第一固態摻質來源層，設於該半導體基底的該第一區域；一第一絕緣緩衝層設於該第一固態摻質來源層上；一第二固態摻質來源層，設於該半導體基底的該第二區域；一第二絕緣緩衝層設於該第二固態摻質來源層上及該第一絕緣緩衝層上；一第一鰭凸塊，設於該第一區域；以及一第二鰭凸塊，設於該第二區域。
简体摘要：一种半导体组件，包括一半导体基底，具有一第一区域及一第二区域；复数个第一半导体鳍状结构，位于该第一区域；复数个第二半导体鳍状结构，位于该第二区域；一第一固态掺质来源层，设于该半导体基底的该第一区域；一第一绝缘缓冲层设于该第一固态掺质来源层上；一第二固态掺质来源层，设于该半导体基底的该第二区域；一第二绝缘缓冲层设于该第二固态掺质来源层上及该第一绝缘缓冲层上；一第一鳍凸块，设于该第一区域；以及一第二鳍凸块，设于该第二区域。

25. 发明专利

TW201714232A 檢查重疊量測配方的方法以及重疊量測流程审中-公开
简体标题：检查重叠量测配方的方法以及重叠量测流程
公开(公告)号：TW201714232A
公开(公告)日：2017-04-16
申请号：TW104133467
申请日：2015-10-13
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN-CHIUAN , 吳瑞垚 , WU, JUI-YAO
IPC分类号： H01L21/66
摘要：一種檢查重疊量測配方的方法以及一種重疊量測流程，其中重疊量測配方包含關於當層圖形在重疊標記內側或外側的參數。該檢查方法包括：於設定重疊量測配方之後，依照重疊標記內側及外側之間的高度差來判斷該參數的設定是否正確。該重疊量測流程包括：在判斷該參數的設定正確時，直接依照重疊量測配方來量測重疊誤差；而在判斷該參數的設定不正確時，更改重疊量測配方中的該參數後再依照重疊量測配方來量測重疊誤差。
简体摘要：一种检查重叠量测配方的方法以及一种重叠量测流程，其中重叠量测配方包含关于当层图形在重叠标记内侧或外侧的参数。该检查方法包括：于设置重叠量测配方之后，依照重叠标记内侧及外侧之间的高度差来判断该参数的设置是否正确。该重叠量测流程包括：在判断该参数的设置正确时，直接依照重叠量测配方来量测重叠误差；而在判断该参数的设置不正确时，更改重叠量测配方中的该参数后再依照重叠量测配方来量测重叠误差。

26. 发明专利

TW201709291A 半導體結構以及其製作方法审中-公开
简体标题：半导体结构以及其制作方法
公开(公告)号：TW201709291A
公开(公告)日：2017-03-01
申请号：TW104128275
申请日：2015-08-28
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：呂佳霖 , LU, CHIA-LIN , 陳俊隆 , CHEN, CHUN-LUNG , 童宇誠 , TUNG, YU-CHENG , 廖琨垣 , LIAO, KUN-YUAN , 張峰溢 , CHANG, FENG-YI , 劉恩銓 , LIOU, EN-CHIUAN , 黃偉豪 , HUANG, WEI-HAO , 黃志森 , HUANG, CHIH-SEN , 洪慶文 , HUNG, CHING-WEN
IPC分类号： H01L21/28 , H01L29/423 , H01L29/66
CPC分类号： H01L21/823437 , H01L21/76895 , H01L21/76897 , H01L21/823475 , H01L27/088
摘要：一種半導體結構的製作方法包括下列步驟。於半導體基底上形成複數個閘極結構，於兩相鄰之閘極結構之間形成源極/汲極接觸。對源極/汲極接觸進行掘入製程。於掘入製程之後，源極/汲極接觸之上表面低於閘極結構之上表面。於掘入製程之後，於閘極結構與源極/汲極接觸上形成停止層，且位於源極/汲極接觸上之停止層之上表面低於閘極結構之上表面。一種半導體結構包括半導體基底、閘極結構、閘極接觸結構與源極/汲極接觸。源極/汲極接觸設置於兩相鄰之閘極結構之間，源極/汲極接觸之上表面係低於閘極結構之上表面。
简体摘要：一种半导体结构的制作方法包括下列步骤。于半导体基底上形成复数个闸极结构，于两相邻之闸极结构之间形成源极/汲极接触。对源极/汲极接触进行掘入制程。于掘入制程之后，源极/汲极接触之上表面低于闸极结构之上表面。于掘入制程之后，于闸极结构与源极/汲极接触上形成停止层，且位于源极/汲极接触上之停止层之上表面低于闸极结构之上表面。一种半导体结构包括半导体基底、闸极结构、闸极接触结构与源极/汲极接触。源极/汲极接触设置于两相邻之闸极结构之间，源极/汲极接触之上表面系低于闸极结构之上表面。

27. 发明专利

TW201705361A 半導體元件及其製程审中-公开
简体标题：半导体组件及其制程
公开(公告)号：TW201705361A
公开(公告)日：2017-02-01
申请号：TW104124822
申请日：2015-07-31
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：呂佳霖 , LU, CHIA-LIN , 陳俊隆 , CHEN, CHUN-LUNG , 劉恩銓 , LIOU, EN-CHIUAN , 楊智偉 , YANG, CHIH-WEI , 童宇誠 , TUNG, YU-CHENG , 廖琨垣 , LIAO, KUN-YUAN , 張峰溢 , CHANG, FENG-YI
IPC分类号： H01L21/768 , H01L23/52 , H01L23/535
CPC分类号： H01L29/42364 , H01L21/823468 , H01L21/823475 , H01L27/088 , H01L29/165 , H01L29/66545 , H01L29/6656 , H01L29/66636 , H01L29/7843
摘要：本發明提供一種半導體元件，其包含：至少兩閘極結構，該些閘極結構位在一基底上，其中各閘極結構包含：一閘極、一側壁子，以及一源極/汲極區，該源極/汲極區位在該閘極的兩側，一第一介電層，位在該基底上並且位於至少兩閘極之間，其中該第一介電層的表面為一凹面，此外該第一介電層直接接觸該側壁子，一浮設側壁子，該浮設側壁子位在該第一介電層以及閘極的一側壁之上；以及至少一接觸插塞，位於該源極/汲極區上，其中該接觸插塞直接接觸該浮設側壁子。
简体摘要：本发明提供一种半导体组件，其包含：至少两闸极结构，该些闸极结构位在一基底上，其中各闸极结构包含：一闸极、一侧壁子，以及一源极/汲极区，该源极/汲极区位在该闸极的两侧，一第一介电层，位在该基底上并且位于至少两闸极之间，其中该第一介电层的表面为一凹面，此外该第一介电层直接接触该侧壁子，一浮设侧壁子，该浮设侧壁子位在该第一介电层以及闸极的一侧壁之上；以及至少一接触插塞，位于该源极/汲极区上，其中该接触插塞直接接触该浮设侧壁子。

28. 发明专利

TW201640678A 半導體元件及其製作方法审中-公开
简体标题：半导体组件及其制作方法
公开(公告)号：TW201640678A
公开(公告)日：2016-11-16
申请号：TW104114550
申请日：2015-05-07
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN-CHIUAN , 童宇誠 , TUNG, YU-CHENG
IPC分类号： H01L29/66 , H01L29/772
CPC分类号： H01L21/823431 , H01L21/3081 , H01L21/3085 , H01L27/0886 , H01L29/0649 , H01L29/0688 , H01L29/66795 , H01L29/785
摘要：一種半導體元件及其形成方法，該半導體元件包含一基底以及複數個鰭狀結構。該基底具有一鰭狀場效電晶體區域、一第一區域、一第二區域以及一第三區域，該第一區域，該第二區域及該第三區域分別具有一第一平面、一第二平面及一第三平面，其中該第一平面高於該第二平面且該第二平面高於該第三平面。該些鰭狀結構是設置於該鰭狀場效電晶體區域的一平面上。
简体摘要：一种半导体组件及其形成方法，该半导体组件包含一基底以及复数个鳍状结构。该基底具有一鳍状场效应管区域、一第一区域、一第二区域以及一第三区域，该第一区域，该第二区域及该第三区域分别具有一第一平面、一第二平面及一第三平面，其中该第一平面高于该第二平面且该第二平面高于该第三平面。该些鳍状结构是设置于该鳍状场效应管区域的一平面上。

29. 发明专利

TW201640228A 疊對標記與疊對誤差的校正方法审中-公开
简体标题：叠对标记与叠对误差的校正方法
公开(公告)号：TW201640228A
公开(公告)日：2016-11-16
申请号：TW104114964
申请日：2015-05-12
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：劉恩銓 , LIOU, EN-CHIUAN , 童宇誠 , TUNG, YU-CHENG , 王怡靜 , WANG, YI-JING
IPC分类号： G03F7/20
CPC分类号： G03F7/70633
摘要：本發明提供一種疊對標記，包括：至少一對第一標記圖案位於一第一層中，各第一標圖案列由複數個第一標記單元組成，且沿著一第一方向排列，其中每一個第一標記元件都包含有至少一第一圖案以及至少一第二圖案，且該第一圖案與該第二圖案具有不同尺寸；以及至少一對第二標記圖案位於該第一層中，各第二標記圖案由複數個第二標記單元組成，且沿著該第一方向排列，其中每一個第二標記單元的圖案與該第一標記單元的圖案旋轉180度後相同。
简体摘要：本发明提供一种叠对标记，包括：至少一对第一标记图案位于一第一层中，各第一标图案列由复数个第一标记单元组成，且沿着一第一方向排列，其中每一个第一标记组件都包含有至少一第一图案以及至少一第二图案，且该第一图案与该第二图案具有不同尺寸；以及至少一对第二标记图案位于该第一层中，各第二标记图案由复数个第二标记单元组成，且沿着该第一方向排列，其中每一个第二标记单元的图案与该第一标记单元的图案旋转180度后相同。

30. 发明专利

TW201614717A 半導體元件及其製作方法审中-公开
简体标题：半导体组件及其制作方法
公开(公告)号：TW201614717A
公开(公告)日：2016-04-16
申请号：TW103135423
申请日：2014-10-13
申请人：聯華電子股份有限公司 , UNITED MICROELECTRONICS CORP.
发明人：楊智偉 , YANG, CHIH WEI , 劉玉峯 , LIU, YU FENG , 柯建村 , KE, JIAN CUN , 許家福 , HSU, CHIA FU , 劉恩銓 , LIOU, EN CHIUAN , 傅思逸 , FU, SSU I , 許啟茂 , HSU, CHI MAO , 何念葶 , HO, NIEN TING , 楊玉如 , YANG, YU RU , 王裕平 , WANG, YU PING , 賴建銘 , LAI, CHIEN MING , 陳奕文 , CHEN, YI WEN , 曾于庭 , TSENG, YU TING , 蔡雅卉 , TSAI, YA HUEI , 黃建中 , HUANG, CHIEN CHUNG , 謝宗殷 , HSIEH, TSUNG YIN , 吳宏益 , WU, HUNG YI
IPC分类号： H01L21/28 , H01L29/78
CPC分类号： H01L29/4966 , H01L21/28088 , H01L21/321 , H01L21/823431 , H01L21/82345 , H01L27/088 , H01L29/517 , H01L29/66545
摘要：本發明揭露一種製作半導體元件的方法。首先提供一基底，該基底具有一層間介電層設於其上，然後形成一第一凹槽、一第二凹槽以及一第三凹槽於層間介電層中，形成一材料層於層間介電層上並填入第一凹槽、第二凹槽及第三凹槽，對第一凹槽內之材料層進行一第一處理製程以及對第一凹槽內與第二凹槽內之材料層進行一第二處理製程。
简体摘要：本发明揭露一种制作半导体组件的方法。首先提供一基底，该基底具有一层间介电层设于其上，然后形成一第一凹槽、一第二凹槽以及一第三凹槽于层间介电层中，形成一材料层于层间介电层上并填入第一凹槽、第二凹槽及第三凹槽，对第一凹槽内之材料层进行一第一处理制程以及对第一凹槽内与第二凹槽内之材料层进行一第二处理制程。

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