专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

101. 发明专利

TW200536107A 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 审中-公开
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200536107A
公开(公告)日：2005-11-01
申请号：TW094107793
申请日：2005-03-15
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：瀧川浩 TAKIKAWA, YUTAKA , 川內功一 KAWAUCHI, KOICHI , 鎌倉智子 KAMAKURA, SATOKO , 野村和央 NOMURA, KAZUO , 川本和幸 KAWAMOTO, KAZUYUKI , 今西信隆 IMANISHI, NOBUTAKA
IPC分类号： H01L
CPC分类号： H01L27/11521 , G11C7/18 , G11C16/0433 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11524
摘要：本發明之課題在獲得不用縮減浮動閘的閘寬就能縮小記憶陣列區塊的面積之半導體記憶裝置。其解決手段為：複數個選擇閘(104)係沿X方向呈直線狀延伸，在上側選擇閘(104)與下側選擇閘(104)之間，配設有相當於2列份的浮動閘(103)。複數個浮動閘(103)係配置成互為相錯(換言之係配置成交錯狀)，也就是說，當著眼在屬於某特定行的浮動閘(103)(例如浮動閘103s)與屬於相鄰該特定行之行的浮動閘(103)(例如浮動閘103t)時，浮動閘(103s)與浮動閘(103t)係配置成在Y方向互相錯開。
简体摘要：本发明之课题在获得不用缩减浮动闸的闸宽就能缩小记忆数组区块的面积之半导体记忆设备。其解决手段为：复数个选择闸(104)系沿X方向呈直线状延伸，在上侧选择闸(104)与下侧选择闸(104)之间，配设有相当于2列份的浮动闸(103)。复数个浮动闸(103)系配置成互为相错(换言之系配置成交错状)，也就是说，当着眼在属于某特定行的浮动闸(103)(例如浮动闸103s)与属于相邻该特定行之行的浮动闸(103)(例如浮动闸103t)时，浮动闸(103s)与浮动闸(103t)系配置成在Y方向互相错开。

102. 发明专利

TW200535850A 非揮發性半導體記憶裝置 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE 审中-公开
简体标题：非挥发性半导体记忆设备 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200535850A
公开(公告)日：2005-11-01
申请号：TW094108567
申请日：2005-03-21
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：藤澤友之 TOMOYUKI FUJISAWA , 柴原輝 HIKARU SHIBAHARA , 三谷秀德 HIDENORI MITANI , 神田明彥 AKIHIKO KANDA
IPC分类号： G11C
CPC分类号： G11C16/3454 , G11C11/5628 , G11C16/3459 , G11C2211/5621
摘要：本發明之記憶器陣列之記憶單元係用以記憶2位元。記憶器陣列用感測放大器在驗證時輸出2位元。頁緩衝器之各2位元記憶朝向對應之記憶單元寫入之寫入目標值。遮罩緩衝之各位元記憶用以決定朝向對應之記憶單元進行處理的值。寫入驅動器在與被選擇之記憶單元對應之遮罩緩衝器內之位元為「0」時，施加寫入脈波。驗證電路使從記憶器陣列用感測放大器輸出之2位元和頁緩衝器內之對應2位元進行比較，在比較結果為一致時，假如對應之遮罩緩衝器內之位元為「0」，就重寫成為「1」。
简体摘要：本发明之记忆器数组之记忆单元系用以记忆2比特。记忆器数组用传感放大器在验证时输出2比特。页缓冲器之各2比特记忆朝向对应之记忆单元写入之写入目标值。遮罩缓冲之各比特记忆用以决定朝向对应之记忆单元进行处理的值。写入驱动器在与被选择之记忆单元对应之遮罩缓冲器内之比特为“0”时，施加写入脉波。验证电路使从记忆器数组用传感放大器输出之2比特和页缓冲器内之对应2比特进行比较，在比较结果为一致时，假如对应之遮罩缓冲器内之比特为“0”，就重写成为“1”。

103. 发明专利

TW200534438A 半導體裝置、半導體裝置之製造方法及配線基板之製造方法 A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备、半导体设备之制造方法及配线基板之制造方法 A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE
公开(公告)号：TW200534438A
公开(公告)日：2005-10-16
申请号：TW093141802
申请日：2004-12-31
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：山本健一 YAMAMOTO, KENICHI , 赤星晴夫 AKAHOSHI, HARUO , 大本良輔 , 三輪孝志
IPC分类号： H01L
CPC分类号： H05K3/244 , C23C18/52 , H01L21/4846 , H01L23/3128 , H01L23/49866 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/97 , H01L2224/32225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2224/97 , H01L2924/00014 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2224/92247 , H01L2224/85 , H01L2224/83 , H01L2924/00 , H01L2924/00012 , H01L2224/45015 , H01L2924/207
摘要：本發明係提高焊接用端子之焊接之強度。於作為配線基板之焊接用端子之銅焊盤部4b上形成無電解Ni–P電鍍層13a，於其上形成無電解Pd電鍍層13b，於其上形成無電解Au電鍍層。於無電解Ni–P電鍍層13a上形成無電解Pd電鍍層13b之步驟中，使鎳自底層之無電解Ni–P電鍍層13a向無電解Pd電鍍液中之溶出量為5×10^–6kg／m^2以下。於無電解Ni–P電鍍層13a與無電解Pd電鍍層13b之界面未形成10nm以上之空隙。其後，於配線基板搭載半導體晶片，實行接線焊接，樹脂密封，於配線基板之焊盤部4b連接焊球，製造半導體裝置。
简体摘要：本发明系提高焊接用端子之焊接之强度。于作为配线基板之焊接用端子之铜焊盘部4b上形成无电解Ni–P电镀层13a，于其上形成无电解Pd电镀层13b，于其上形成无电解Au电镀层。于无电解Ni–P电镀层13a上形成无电解Pd电镀层13b之步骤中，使镍自底层之无电解Ni–P电镀层13a向无电解Pd电镀液中之溶出量为5×10^–6kg／m^2以下。于无电解Ni–P电镀层13a与无电解Pd电镀层13b之界面未形成10nm以上之空隙。其后，于配线基板搭载半导体芯片，实行接线焊接，树脂密封，于配线基板之焊盘部4b连接焊球，制造半导体设备。

104. 发明专利

TW200532900A 非揮發性半導體記憶裝置及其製造方法 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF 审中-公开
简体标题：非挥发性半导体记忆设备及其制造方法 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF
公开(公告)号：TW200532900A
公开(公告)日：2005-10-01
申请号：TW093133207
申请日：2004-11-01
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人： 子佳孝 SASAGO, YOSHITAKA , 小林孝 KOBAYASHI, TAKASHI
IPC分类号： H01L
CPC分类号： H01L29/7881 , G11C16/0483 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42328
摘要：本發明的課題是在於提供一種在90nm世代以後的微細化演進的非揮發性半導體記憶裝置中，可降低接之浮動閘極間的靜電電容，及減少接之記憶單元間的干擾所造成的臨界值變化之技術。其解決手段乃記憶單元的浮動閘極3的形狀為凸型，使與浮動閘極3的控制閘極4隔著第2絕緣膜8的部份形成比浮動閘極3的低部更小的尺寸，藉此，一方面可充分確保浮動閘極3與控制閘極4之間的面積，一方面可減少接的字線WL下的浮動閘極3間的對向面積，而使在維持浮動閘極3與控制閘極4之間的電容結合比之下，減少接的浮動閘極3間的對向面積，進而降低臨界值變動的影響。
简体摘要：本发明的课题是在于提供一种在90nm世代以后的微细化演进的非挥发性半导体记忆设备中，可降低接之浮动闸极间的静电电容，及减少接之记忆单元间的干扰所造成的临界值变化之技术。其解决手段乃记忆单元的浮动闸极3的形状为凸型，使与浮动闸极3的控制闸极4隔着第2绝缘膜8的部份形成比浮动闸极3的低部更小的尺寸，借此，一方面可充分确保浮动闸极3与控制闸极4之间的面积，一方面可减少接的字线WL下的浮动闸极3间的对向面积，而使在维持浮动闸极3与控制闸极4之间的电容结合比之下，减少接的浮动闸极3间的对向面积，进而降低临界值变动的影响。

105. 发明专利

TW200532781A 半導體積體電路裝置之製造方法审中-公开
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW200532781A
公开(公告)日：2005-10-01
申请号：TW093138012
申请日：2004-12-08
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：鈴木征洋 , 奧谷謙
IPC分类号： H01L
CPC分类号： H01L29/665 , C23C14/34 , H01J37/3447 , H01L21/28518 , H01L21/2855 , H01L21/823835 , H01L29/7833
摘要：本發明提供一種可提高藉由濺鍍法形成之膜之晶圓面內之膜厚分佈均勻性的技術。使準直儀115之本體116自中央部至周邊部逐漸變薄，使設於本體116之多數個控制孔117之縱橫比自準直儀115之中央至外側連續性變小。將該準直儀115設置於晶圓與靶之間，於加熱至300℃以上之晶圓上沉積膜厚10nm左右之鈷膜，繼而於鈷膜上沉積氮化矽膜之後，藉由矽化物反應形成二矽化鈷層。
简体摘要：本发明提供一种可提高借由溅镀法形成之膜之晶圆面内之膜厚分布均匀性的技术。使准直仪115之本体116自中央部至周边部逐渐变薄，使设于本体116之多数个控制孔117之纵横比自准直仪115之中央至外侧连续性变小。将该准直仪115设置于晶圆与靶之间，于加热至300℃以上之晶圆上沉积膜厚10nm左右之钴膜，继而于钴膜上沉积氮化硅膜之后，借由硅化物反应形成二硅化钴层。

106. 发明专利

TWI240407B 半導體記憶裝置及其製造方法 SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME 失效
简体标题：半导体记忆设备及其制造方法 SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME
公开(公告)号：TWI240407B
公开(公告)日：2005-09-21
申请号：TW093129201
申请日：2004-09-27
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：新井肇 HAJIME ARAI
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115 , H01L29/7923
摘要：本發明是一種半導體記憶裝置，具備有：矽基板(1)，其具有主表面；溝渠(6)，其以在該主表面進行開口之方式形成在矽基板(1)上；和記憶單元，其形成在溝渠(6)上。該記憶單元具有：第1記憶保持部(7a)，其形成在溝渠(6)之一方之側壁上；第2記憶保持部(7b)，其形成在溝渠(6)之另外一方之側壁上；雜質擴散層(2)，其形成在溝渠(6)之兩側；和閘電極(5)，其以覆蓋第1和第2記憶保持部(7a、7b)之方式，從溝渠(6)內延伸到雜質擴散層(2)上。
简体摘要：本发明是一种半导体记忆设备，具备有：硅基板(1)，其具有主表面；沟渠(6)，其以在该主表面进行开口之方式形成在硅基板(1)上；和记忆单元，其形成在沟渠(6)上。该记忆单元具有：第1记忆保持部(7a)，其形成在沟渠(6)之一方之侧壁上；第2记忆保持部(7b)，其形成在沟渠(6)之另外一方之侧壁上；杂质扩散层(2)，其形成在沟渠(6)之两侧；和闸电极(5)，其以覆盖第1和第2记忆保持部(7a、7b)之方式，从沟渠(6)内延伸到杂质扩散层(2)上。

107. 发明专利

TW200530933A 電子標籤用鑲嵌物之製造方法失效
简体标题：电子标签用镶嵌物之制造方法
公开(公告)号：TW200530933A
公开(公告)日：2005-09-16
申请号：TW093137945
申请日：2004-12-08
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：森永優一 , 池田雄次 , 本慎太郎
IPC分类号： G06K
CPC分类号： H01Q1/2208 , G06K19/07718 , G06K19/07749 , G06K19/07756 , H01L2224/05001 , H01L2224/05022 , H01L2224/051 , H01L2224/05572 , H01L2224/05664 , H01L2224/05666 , H01L2224/16 , H01L2924/01004 , H01L2924/01046 , H01L2924/01078 , H01L2924/01079 , H05K3/0076 , H05K3/061 , H05K2203/0113 , H05K2203/0143 , Y10T29/49016 , Y10T29/49018 , Y10T29/4913 , H01L2924/00014
摘要：〔課題〕提供可以精度高、且便宜地形成電子標籤用鑲嵌物之天線的圖案之技術。〔解決手段〕利用凹版印刷機形成藉由化學蝕刻形成天線之圖案時之光阻膜，設具有凹版表面之凸部16的最小寬度之領域16C的延伸方向為凹版之旋轉方向的反方向(由凹版所見到之定厚器的相對進行方向)，設領域16B之彎曲部的內緣之曲率半徑比外緣之曲率半徑大，在凸部16之一端到達之位置D處，使得領域16D之寬度WD比領域16C之寬度WC大，而令領域16D之外緣朝向位置D而形成為順向推拔狀。
简体摘要：〔课题〕提供可以精度高、且便宜地形成电子标签用镶嵌物之天线的图案之技术。〔解决手段〕利用凹版印刷机形成借由化学蚀刻形成天线之图案时之光阻膜，设具有凹版表面之凸部16的最小宽度之领域16C的延伸方向为凹版之旋转方向的反方向(由凹版所见到之定厚器的相对进行方向)，设领域16B之弯曲部的内缘之曲率半径比外缘之曲率半径大，在凸部16之一端到达之位置D处，使得领域16D之宽度WD比领域16C之宽度WC大，而令领域16D之外缘朝向位置D而形成为顺向推拔状。

108. 发明专利

TW200529347A 半導體積體電路裝置之製造方法失效
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW200529347A
公开(公告)日：2005-09-01
申请号：TW093140311
申请日：2004-12-23
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：渡部典生
IPC分类号： H01L
CPC分类号： G01N21/00 , G01N21/95684 , G01N2021/95646 , H01L2224/73204 , H01L2924/13091 , H01L2924/15311 , H05K1/0269 , H05K3/3452 , H05K3/3484 , H05K2203/163 , H01L2924/00
摘要：本發明係在半導體積體電路裝置之製造技術中，提供一種資料之作成簡單，且不良部之目視確認容易之印刷於基板上之焊料之2D˙3D檢查技術。在利用2D˙3D焊料印刷檢查裝置之基板之檢查工序中，在檢查裝置安裝2D檢查機能與3D檢查機能，首先執行3D檢查，接著執行2D檢查，在檢查結束之同時，可放大顯示判定不良之墊(印刷焊料)之部分之2D攝影圖像，藉此對作業員提供有效之目視確認環境。又，在作成檢查資料時，藉由測定未加工基，檢查裝置調查自動產生之獨自之高度測定基準與墊上面高度之關係，藉此，可在檢查中，依據墊上面基準測定印刷焊料之高度˙體積。
简体摘要：本发明系在半导体集成电路设备之制造技术中，提供一种数据之作成简单，且不良部之目视确认容易之印刷于基板上之焊料之2D˙3D检查技术。在利用2D˙3D焊料印刷检查设备之基板之检查工序中，在检查设备安装2D检查机能与3D检查机能，首先运行3D检查，接着运行2D检查，在检查结束之同时，可放大显示判定不良之垫(印刷焊料)之部分之2D摄影图像，借此对作业员提供有效之目视确认环境。又，在作成检查数据时，借由测定未加工基，检查设备调查自动产生之独自之高度测定基准与垫上面高度之关系，借此，可在检查中，依据垫上面基准测定印刷焊料之高度˙体积。

109. 发明专利

TWI238411B 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 失效
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TWI238411B
公开(公告)日：2005-08-21
申请号：TW093108082
申请日：2004-03-25
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：塚本康正 YASUMASA TSUKAMOTO , 新居浩二 KOJI NII
IPC分类号： G11C
CPC分类号： H01L27/11 , G11C7/1078 , G11C11/412 , H01L27/1104
摘要：本發明之半導體記憶裝置係在無損資料保持穩定性下高速地進行資料之寫入。其設置以記憶單元陣列(1)之行單位至少在資料寫入時控制基板電位的基板電位設定電路(10)。在資料寫入時，選擇行之記憶單元電晶體的基板區域，藉由變更電位俾使資料保持特性(靜態雜訊邊限)降低，即可對記憶單元既高速且確實地寫入資料。
简体摘要：本发明之半导体记忆设备系在无损数据保持稳定性下高速地进行数据之写入。其设置以记忆单元数组(1)之行单位至少在数据写入时控制基板电位的基板电位设置电路(10)。在数据写入时，选择行之记忆单元晶体管的基板区域，借由变更电位俾使数据保持特性(静态噪声边限)降低，即可对记忆单元既高速且确实地写入数据。

110. 发明专利

TW200527675A 半導體裝置 A SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备 A SEMICONDUCTOR DEVICE
公开(公告)号：TW200527675A
公开(公告)日：2005-08-16
申请号：TW093138941
申请日：2004-12-15
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：宇野友彰 , 白石正樹 , 松浦伸悌 , 佐藤幸弘
IPC分类号： H01L
CPC分类号： H01L25/165 , H01L24/37 , H01L24/40 , H01L24/41 , H01L2224/0603 , H01L2224/371 , H01L2224/37124 , H01L2224/37147 , H01L2224/37599 , H01L2224/40245 , H01L2224/4103 , H01L2224/48091 , H01L2224/48472 , H01L2224/49111 , H01L2224/49431 , H01L2224/49433 , H01L2224/73221 , H01L2224/84801 , H01L2224/8485 , H01L2924/01019 , H01L2924/01079 , H01L2924/12032 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/19041 , H01L2924/30107 , H02M3/1588 , H03K17/6871 , Y02B70/1466 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
摘要：本發明課題在於提供使半導體裝置的電壓轉換效率提昇。其解決手段為：針對具有串接著高電位側開關用的功率MOS．FETQ1和低電位側開關用的功率MOS．FETQ2的電路的非絕緣型DC－DC換流器，將高電位側開關用的功率MOS．FETQ1、和欲驅動功率MOS．FETQ1、Q2的驅動電路3a、3b，形成在同一半導體晶片5a，且將低電位側開關用的功率MOS．FETQ2形成在別的半導體晶片5b，且將該兩個半導體晶片5a、5b密封於同一封裝體6a內。
简体摘要：本发明课题在于提供使半导体设备的电压转换效率提升。其解决手段为：针对具有串接着高电位侧开关用的功率MOS．FETQ1和低电位侧开关用的功率MOS．FETQ2的电路的非绝缘型DC－DC换流器，将高电位侧开关用的功率MOS．FETQ1、和欲驱动功率MOS．FETQ1、Q2的驱动电路3a、3b，形成在同一半导体芯片5a，且将低电位侧开关用的功率MOS．FETQ2形成在别的半导体芯片5b，且将该两个半导体芯片5a、5b密封于同一封装体6a内。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式