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1. 发明授权

KR101100127B1 로직 게이트 함수 또는 래치 함수를 제공하는 전자 회로 有权
标题翻译：提供逻辑门功能的电路和锁定功能
公开(公告)号：KR101100127B1
公开(公告)日：2011-12-29
申请号：KR1020067005580
申请日：2004-09-10
申请人： 에스티 에릭슨 에스에이 엔 리퀴데이션
发明人： 귀로드리오넬
IPC分类号： H03K19/086 , H03K19/21 , H03K3/2885
CPC分类号： H03K3/2885 , H03K19/086 , H03K19/212
摘要： 본 발명은 차동 신호 입력 수단(differential signal input means), 결합 스테이지, 식별 스테이지 및 차동 신호 출력 수단을 포함하는 전자 회로에 관한 것이다. 식별 스테이지는 제 1 전극(83, 93, 103, 113) 및 제 2 전극(81, 91, 101, 111)과, 각각의 게이트 전극(82, 92, 102, 112)을 각각 구비하는 4개의 트랜지스터(Q8, Q9, Q10, Q11)를 포함한다. 상기 4개의 트랜지스터의 제 1 전극은 공통 노드에 접속된다. 결합 스테이지는 차동 입력 신호를 상기 4개의 트랜지스터 중 일부의 트랜지스터의 게이트 전극에 인가된 게이트 신호로 각각 변환하도록 구성된다.

2. 发明公开

KR1020060119984A 로직 게이트 함수 또는 래치 함수를 제공하는 전자 회로 有权
标题翻译：提供逻辑门功能的电路和锁定功能
公开(公告)号：KR1020060119984A
公开(公告)日：2006-11-24
申请号：KR1020067005580
申请日：2004-09-10
申请人： 에스티 에릭슨 에스에이 엔 리퀴데이션
发明人： 귀로드리오넬
IPC分类号： H03K19/086 , H03K19/21 , H03K3/2885
CPC分类号： H03K3/2885 , H03K19/086 , H03K19/212
摘要： The invention relates to an electronic circuit comprising differential signal input means, a combining stage, a discriminating stage and differential signal output means. The discriminating stage comprises four transistors (Q8, Q9, Q10, Q11) each having first electrodes (83, 93, 103, 113) and second electrodes (81, 91, 101, 111) and a respective gate electrode (82, 92, 102, 112). The first electrodes of said four transistors are connected to a common node. The combining stage is arranged to convert differential input signals into gate signals applied to the gate electrodes of some of said four transistors respectively.
摘要翻译：本发明涉及一种包括差分信号输入装置，组合级，识别级和差分信号输出装置的电子电路。鉴别级包括四个晶体管（Q8，Q9，Q10，Q11），每个具有第一电极（83,93,103,113）和第二电极（81,91,101,111）和相应的栅电极（82,92， 102,112）。所述四个晶体管的第一电极连接到公共节点。组合级被布置成将差分输入信号转换成分别施加到所述四个晶体管中的一些的栅电极的栅极信号。

3. 发明公开

KR870008444A 직렬/병렬 변환기용 레벨 시프팅 회로 失效
公开(公告)号：KR870008444A
公开(公告)日：1987-09-26
申请号：KR870001173
申请日：1987-02-12
IPC分类号： H03M1/66 , H03K3/2885 , H03K3/289 , H03K19/018 , H03K19/0185 , H03M1/74 , H03M9/00
摘要： 내용없음

4. 发明公开

KR850006235A 래 치 회 로 失效
公开(公告)号：KR850006235A
公开(公告)日：1985-10-02
申请号：KR850000856
申请日：1985-02-11
IPC分类号： H03K3/286 , H03K3/013 , H03K3/0233 , H03K3/2885
摘要： 내용없음

5. 发明公开

KR830008565A 에미터 기능논리래로된 카운터 회로 失效
公开(公告)号：KR830008565A
公开(公告)日：1983-12-10
申请号：KR810003707
申请日：1981-09-29
IPC分类号： H03K3/2885 , H03K3/289
摘要： 내용없음

6. 发明授权

KR101681736B1 입출력 래퍼들을 갖는 반도체 장치 有权
标题翻译：具有输入/输出封装的半导体器件
公开(公告)号：KR101681736B1
公开(公告)日：2016-12-02
申请号：KR1020100045525
申请日：2010-05-14
申请人： 삼성전자주식회사
发明人： 이종필 , 이재영 , 강무경
IPC分类号： G01R31/3185 , H03K19/177 , H03K3/2885
CPC分类号： G01R31/318572 , G01R31/318561 , H03K19/17744
摘要： 본발명은입출력래퍼들(I/O wrappers)을갖는반도체장치에관한것이다.본발명의실시예에따른반도체장치는제 1 패드, 제 1 스캔플립-플롭및 제 1 제어플립-플롭들을포함하는제 1 래퍼; 제 2 패드, 제 2 스캔플립-플롭및 제 2 제어플립-플롭들을포함하는제 2 래퍼; 및상기제 1 및제 2 래퍼를제어하기위한신호들을상기제 1 래퍼에제공하는입출력컨트롤러를포함한다. 여기서, 상기제 1 래퍼는상기신호들을상기제 2 래퍼에전달하며, 상기제 1 및제 2 스캔플립-플롭은상기신호들을통해전달되는데이터를저장및 시프트하기위한시프트레지스터로서구성된다. 그리고, 상기제 1 스캔플립-플롭의저장값은상기신호들중 선택신호에따라상기제 1 제어플립-플롭들중 하나에저장되고, 상기제 2 스캔플립-플롭의저장값은상기선택신호에따라상기제 2 제어플립-플롭들중 하나에저장된다. 본발명의실시예에따른반도체장치에의하면, 입출력컨트롤러(IO controller)와입출력패드(IO PAD)들사이의입출력제어신호라인(IO control signal line)들에소모되는면적이감소하여집적도가향상될수 있다. 또한, 설계상의복잡도가감소하여개발기간이단축될수 있다.
摘要翻译：一种半导体器件包括：第一封装件，包括第一扫描触发器，第一控制触发器和第一焊盘，第一扫描触发器接收第一值和第二值，并存储用于确定第一值的功能的第二值垫; 包括第二扫描触发器，第二控制触发器和第二焊盘的第二封装件，所述第二扫描触发器从所述第一封装件接收所述第一值，并存储所述第一值以确定所述第二焊盘的功能; 以及输入/输出控制器，被配置为向第一包装提供具有第一和第二值的移位输入信号。

7. 发明公开

KR1020110125894A 입출력 래퍼들을 갖는 반도체 장치 有权
标题翻译：具有输入/输出封装的半导体器件
公开(公告)号：KR1020110125894A
公开(公告)日：2011-11-22
申请号：KR1020100045525
申请日：2010-05-14
申请人： 삼성전자주식회사
发明人： 이종필 , 이재영 , 강무경
IPC分类号： G01R31/3185 , H03K19/177 , H03K3/2885
CPC分类号： G01R31/318572 , G01R31/318561 , H03K19/17744 , G01R31/28 , H03K3/00 , H03K3/037 , H03K3/2885 , H03K19/0175
摘要： PURPOSE: A semiconductor device with input/output wrappers is provided to reduce the size of the area used by input/output control signal lines between input/output pads, thereby increasing an integration degree. CONSTITUTION: One IO scan chain(200) includes six IO wrappers(210~260). Each IO wrapper includes an IO lookup table cell(211~261), an IO scan cell(212~262), an IO pad driver(213~263), and an IO pad(214~264). Each IO scan cell comprises a scan flip flop. Each IO LUT cell provides a test value and a reset value to each IO scan cell.
摘要翻译：目的：提供具有输入/输出封装的半导体器件，以减小输入/输出焊盘之间输入/输出控制信号线所用区域的大小，从而提高集成度。构成：一个IO扫描链（200）包括六个IO包装器（210〜260）。每个IO包装器包括IO查询表单元（211〜261），IO扫描单元（212〜262），IO垫驱动程序（213〜263）和IO垫（214〜264）。每个IO扫描单元包括扫描触发器。每个IO LUT单元为每个IO扫描单元提供测试值和复位值。

8. 发明公开

KR1020000028704A 입력 회로 및 반도체 집적 회로 장치 无效
标题翻译：输入电路和半导体集成电路
公开(公告)号：KR1020000028704A
公开(公告)日：2000-05-25
申请号：KR1019990040661
申请日：1999-09-21
申请人： 후지쯔 가부시끼가이샤
发明人： 시노자키나오하루
IPC分类号： H03K3/2885
CPC分类号： H03K17/04106 , H03K3/3565
摘要： PURPOSE: An input circuit is to improve a relative delay of a rising edge and a falling edge from an edge of an external signal generated in amplifying. CONSTITUTION: A differential circuit comprises a pair of NMOS transistors(TN1,TN2) for respectively receiving an external signals(DQS,DQ) and a reference voltage(Vref), and outputs an internal signals(dqsz,dqz) response to the external signals according to a current flowing to the pair of NMOS transistors on the basis of the external signals and the reference signal. An NMOS transistor(TN4) which is a current regulating circuit is turned on and off to regulate a current amount of the differential circuit in response to level of the internal signals. The current regulating circuit is connected in parallel to a constant current source comprised in the differential circuit and regulates the current amount.
摘要翻译：目的：输入电路是为了提高放大中产生的外部信号边缘的上升沿和下降沿的相对延迟。构成：差分电路包括用于分别接收外部信号（DQS，DQ）和参考电压（Vref）的一对NMOS晶体管（TN1，TN2），并输出对外部信号的内部信号（dqsz，dqz）响应根据外部信号和基准信号流向一对NMOS晶体管的电流。作为电流调节电路的NMOS晶体管（TN4）导通和截止，以响应于内部信号的电平来调节差分电路的电流量。电流调节电路与包含在差分电路中的恒流源并联连接并调节电流量。

9. 发明公开

KR870009382A 두 홀드루우프를 갖는 랫치회로 失效
公开(公告)号：KR870009382A
公开(公告)日：1987-10-26
申请号：KR870002079
申请日：1987-03-09
IPC分类号： G11C11/34 , H03K3/037 , H03K3/2885 , H03K3/37
摘要： 내용없음

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