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1. 发明公开

KR1020180085580A 정전기 방전 보호소자 有权
公开(公告)号：KR1020180085580A
公开(公告)日：2018-07-27
申请号：KR1020170009307
申请日：2017-01-19
申请人： 단국대학교 산학협력단
发明人： 구용서
IPC分类号： H01L27/02 , H03K17/081 , H01L27/082
CPC分类号： H01L27/0266 , H01L27/082 , H03K17/08116
摘要： 낮은트리거전압과높은전류구동능력을갖는정전기방전보호소자가개시된다. 이는종래의 PNP 바이폴라트랜지스터와 NPN 바이폴라트랜지스터만으로동작하는 LVTSCR 구조에서 P웰및 P+영역을추가로형성하여방전경로상에바이폴라트랜지스터를추가동작시킴으로써감내특성을향상시키고, 높은전류구동능력을갖는정전기방전보호소자를제공한다.

2. 发明公开

KR1020080025368A 반도체 장치 및 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020080025368A
公开(公告)日：2008-03-20
申请号：KR1020077028135
申请日：2006-04-21
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 켐카,비쉬누,케이. , 보스,아미타바 , 주,롱화
IPC分类号： H01L27/082 , H01L27/06
CPC分类号： H01L29/7393 , H01L29/063 , H01L29/66325
摘要： A semiconductor component and method of manufacture, including an insulated gate bipolar transistor (IGBT) (100) including a semiconductor substrate (110) having a first conductivity type and buried semiconductor region (115) having a second conductivity type located above the semiconductor substrate. The IGBT further includes a plurality of first semiconductor regions (120) having the first conductivity type, a plurality of second semiconductor regions (130) having the first conductivity type, and a plurality of third semiconductor regions (140) having the second conductivity type. A sinker region (142) having the second conductivity type is disposed in a third semiconductor region and a first semiconductor region during manufacture to define the plurality of regions and tie the buried semiconductor region to the plurality of third semiconductor regions. An emitter (150) having the first conductivity type is disposed in one of the third semiconductor regions, a collector (170) having the first conductivity type is disposed in the other of the third semiconductor regions. A field poly plate (162) is provided and tied to the collector (170). In a particular embodiment, the plurality of third semiconductor regions and the buried semiconductor region deplete the plurality of first semiconductor regions in response to a reverse bias potential applied between the plurality of second semiconductor regions and the plurality of third semiconductor regions. ® KIPO & WIPO 2008
摘要翻译：一种包括具有第一导电类型的半导体衬底（110）和位于半导体衬底上方的具有第二导电类型的掩埋半导体区（115）的绝缘栅双极晶体管（IGBT）（100）的半导体元件和制造方法。 IGBT还包括具有第一导电类型的多个第一半导体区域（120），具有第一导电类型的多个第二半导体区域（130）和具有第二导电类型的多个第三半导体区域（140）。具有第二导电类型的沉降片区域（142）在制造期间设置在第三半导体区域和第一半导体区域中，以限定多个区域并将掩埋半导体区域与多个第三半导体区域相连。具有第一导电类型的发射极（150）设置在第三半导体区域之一中，具有第一导电类型的集电极（170）设置在第三半导体区域中的另一个中。提供了现场多晶板（162）并将其连接到集电器（170）。在特定实施例中，响应于施加在多个第二半导体区域和多个第三半导体区域之间的反向偏置电位，多个第三半导体区域和掩埋半导体区域耗尽多个第一半导体区域。 ®KIPO＆WIPO 2008

3. 发明授权

KR100501295B1 반도체소자와그제조방법 失效
公开(公告)号：KR100501295B1
公开(公告)日：2006-06-07
申请号：KR1019950030358
申请日：1995-09-16
申请人： 소니 주식회사
发明人： 고미다까유끼
IPC分类号： H01L27/082
摘要： 반도체소자가 서로 전기적으로 분할된 버티컬NPN트랜지스터와 버티컬PNP트랜지스트가 p형 반도체기판상에 형성되도록 제공되어 있다. 버티컬PNP트랜지스터의 n형매입분리영역은 버티컬NPN트린지스터의 n+형 매입콜렉터영역의 형성에 앞서 이온주입법에 의해 형성되며, 버티컬PNP트랜지스터의 p+형매입콜렉터영역은 n형 에피텍셜층의 형성이후에 형성되고, 소자분리영역은 n형에피텍셜층에 형성함으로써 n형에피텍셜층의 두께는 요구된 최소값에 최적의 조건이 된다. 반도체소자 제조방법이 또한 서로 전기적으로 절연된 제 1도전형의 제 1버티컬바이폴라트랜지스터와 제 2도전형의 제 2버티컬바이폴라트랜지스터가 소정의 도전형을 갖는 반도체 기판상에 형성되는 것으로 제공되어있다. 제 2버티컬콜렉터영역의 매입콜렉터영역은 제 1버티컬트랜지스터의 매입콜렉터영역의 형성전에 형성된다.

4. 发明公开

KR1020040057911A 바이폴라 트랜지스터, 전자 회로 및 집적 회로 有权
标题翻译：具有累积层子收集器，电子电路和集成电路的双极晶体管
公开(公告)号：KR1020040057911A
公开(公告)日：2004-07-02
申请号：KR1020030082838
申请日：2003-11-21
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 칼진 , 닝탁에이치 , 오유양키킹
IPC分类号： H01L27/082
CPC分类号： H01L29/66265 , H01L29/0821 , H01L29/7317
摘要： PURPOSE: A bipolar transistor, an electronic circuit, and an integrated circuit are provided to accelerate transistor operation speed by using a complete depletion type collector bipolar transistor having an accumulation layer sub-collector. CONSTITUTION: A bipolar transistor(500) includes a conductive region(502) serving as a back electrode for receiving a bias voltage, an insulating layer(504) located over the back electrode, a first semiconductor layer(506), a base(508), an emitter, and an accumulation layer(516). The first semiconductor layer includes a collector(512) having a doped region positioned over the insulating layer and a reachthrough(518) having a heavily doped region of a first conductivity type and being disposed between the insulating layer and a collector contact electrode. The base includes a semiconductor region located over the doped region of the first layer. The emitter includes a third semiconductor region located over the base. The accumulation layer of the first conductivity type is induced by the bias voltage received at the back electrode.
摘要翻译：目的：提供双极晶体管，电子电路和集成电路，以通过使用具有累积层子集电极的完全耗尽型集电极双极晶体管来加速晶体管的操作速度。构成：双极晶体管（500）包括用作接收偏置电压的背电极的导电区域（502），位于背电极上方的绝缘层（504），第一半导体层（506），基底（508）），发射极和累积层（516）。第一半导体层包括具有位于绝缘层上方的掺杂区域的集电极（512）和具有第一导电类型的重掺杂区域并且设置在绝缘层和集电极接触电极之间的通孔（518）。基极包括位于第一层的掺杂区域上方的半导体区域。发射器包括位于基极上的第三半导体区域。第一导电类型的累积层由在背面电极处接收的偏置电压感应。

5. 发明授权

KR100270952B1 절연게이트 바이폴라 트랜지스터로 구성된 전력용 스위칭소자 失效
标题翻译：使用绝缘栅双极晶体管的电源开关装置
公开(公告)号：KR100270952B1
公开(公告)日：2000-11-01
申请号：KR1019960062034
申请日：1996-12-05
申请人： 삼성전자주식회사
发明人： 오광훈
IPC分类号： H01L27/082
摘要： PURPOSE: A switching device is provided to be capable of controlling each of constituting cells within an insulating gate bipolar transistor using different separated gate electrodes. CONSTITUTION: A switching device includes the first insulating gate bipolar transistor(10). The second insulating gate bipolar transistor(12) is in serial connected to the first insulating gate bipolar transistor(10). Resistor(R1,R2) are connected between a gate of the first insulating gate bipolar transistor(10) and a gate of the second insulating gate bipolar transistor(12). The value of resistance in the resistor(R1) connected to the gate of the first insulating gate bipolar transistor(10) is lower than that in the resistor(R2) connected to the gate of the second insulating gate bipolar transistor(12). The resistors(R1,R2) are connected in parallel.
摘要翻译：目的：提供开关装置，以便能够使用不同的分离栅电极来控制绝缘栅双极晶体管内的每个构成单元。构成：开关装置包括第一绝缘栅双极晶体管（10）。第二绝缘栅双极晶体管（12）串联连接到第一绝缘栅双极晶体管（10）。电阻器（R1，R2）连接在第一绝缘栅双极晶体管（10）的栅极和第二绝缘栅双极晶体管（12）的栅极之间。连接到第一绝缘栅双极晶体管（10）的栅极的电阻器（R1）中的电阻值低于与第二绝缘栅双极晶体管（12）的栅极连接的电阻器（R2）中的电阻值。电阻（R1，R2）并联连接。

6. 发明公开

KR1019990041488A 반도체 소자의 기준전압 발생장치 失效
标题翻译：一个参考电压发生器
公开(公告)号：KR1019990041488A
公开(公告)日：1999-06-15
申请号：KR1019970062082
申请日：1997-11-21
申请人： 에스케이하이닉스 주식회사
发明人： 도재익
IPC分类号： H01L27/082
摘要： 본 발명은 반도체 소자의 기준전압 발생장치에 관한 것으로, 파워라인 또는 그라운드 라인으로 입력되는 노이즈에 대해 강한 면역특성을 갖는 기준전압 발생기를 제공하기 위한 것으로, 상기 목적 달성을 위하여 노이즈 제어수단을 구비하였다.

7. 发明授权

KR100172509B1 수평 구조의 바이폴라 트랜지스터 제조 방법 失效
标题翻译：制造侧向双极晶体管的方法
公开(公告)号：KR100172509B1
公开(公告)日：1999-02-01
申请号：KR1019950018278
申请日：1995-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 최진호
IPC分类号： H01L27/082
摘要： 본 발명은 기판(1)상 예정된 부위에 저농도 도핑영역(3)을 형성하는 제1단계; 상기 저농도 도핑영역에 도핑된 불순물과 동일한 형태의 불순물을 고농도로 도핑한 제1폴리실리콘층(4)을 전체구조 상에 형성하는 제2단계; 상기 제1폴리실리콘층 상에 제1절연층(5)을 형성한 후, 에미터 및 컬렉터로 예정된 영역의 상기 제1절연층 및 제1폴리실리콘층을 제거하는 제3단계; 전체구조 표면에 제2절연층(6)을 형성한 후, 식각공정을 수행하여 베이스가 형성될 부위의 상기 제1절연층 및 제1폴리실리콘층의 측벽에 상기 제2절연층을 남기는 제4단계; 어닐링 공정을 수행하여 상기 제1폴리실리콘층에 도핑된 불순물을 상기 저농도 도핑영역으로 확산시킨 후, 컬렉터로 동작할 영역에 잔류한 상기 제2절연층의 측벽에 제3절연층 스페이서(7)를 형성하는 제5단계; 및 상기 기판의 노출된 부위에 상기 저농도 도핑영역에 도핑된 불순물과 다른 형태의 불순물을 이온주입하여 베이스 영역을 형성하는 제6단계를 포함하는 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 수평 구조를 가지는 바이폴라 트랜지스터를 제조할 수 있게 되며, 스페이서를 이용하여 베이스의 폭을 정밀하게 조절할 수 있도록 한 것이다.

8. 发明授权

KR100165255B1 접합 아이솔레이션 수직형 바이폴라트랜지스터의 제조방법 失效
标题翻译：制造隔离型垂直双极晶体管的工艺
公开(公告)号：KR100165255B1
公开(公告)日：1998-12-15
申请号：KR1019920022725
申请日：1992-11-28
申请人： 삼성전자주식회사
发明人： 김종환 , 장영수
IPC分类号： H01L27/082
摘要： 본 발명은 수직형 바이폴라트랜지스터의 제조방법에 관한 것으로, 특히 제1전도형의 반도체 기판상에 제1이온주입 마스크패턴을 형성하는 단계; 상기 형성된 이온주입마스크패턴을 통하여 제1농도의 제2전도형의 제1불순물을 제1이온주입에너지로 이온주입하는 단계; 상기 제1이온주입마스크패턴을 제거하고 제2이온주입마스크패턴을 형성하는 단계; 상기 제2이온주입마스크패턴을 통하여 제2농도의 제2전도형의 제2불순물을 제2이온주입에너지로 이온주입하고 주입된 제2불순물을 장시간 확산시키는 단계; 상기 제2이온주입마스크패턴을 통하여 상기 제2농도보다 높은 제3농도의 제3불순물을 상기 제2이온주입에너지 보다 낮은 제3이온주입에너지로 이온주입한 후, 주입된 제3불순물을 장시간 확산시키는 단계; 및 상기 제1내지 제3불순물이온이 확산된 반도체기판의 표면에 제2전도형의 에피택셜층을 성장시키는 단계를 구비한 것을 특징으로 한다.
따라서 본 발명은 제조공정의 단순화를 꾀할 수 있다.

9. 发明公开

KR1019980055007A 트렌치 게이트형 절연게이트 바이폴라트랜지스터 失效
标题翻译：沟槽栅极型绝缘栅双极型晶体管
公开(公告)号：KR1019980055007A
公开(公告)日：1998-09-25
申请号：KR1019960074213
申请日：1996-12-27
申请人： 페어차일드코리아반도체 주식회사
发明人： 김현철
IPC分类号： H01L27/082
摘要： 본 발명은 절연게이트 바이폴라트랜지스터에 관한 것으로서, 특히 트렌치 게이트형 절연게이트 바이폴라트랜지스터에 있어서, 더욱 상세히 말하자면 복수의 단위셀 영역들이 트렌치 게이트로 각각 격리되는 트렌치 게이트형 절연게이트 바이폴라트랜지스터에 있어서, 상기 각 단위셀 영역의 평면구조가 십자형이고 인접셀과 세변을 공유하도록 배열된 것을 특징으로 한다.

10. 发明授权

KR1019970009033B1 기둥(Pillar)형 바이폴라 트랜지스터 구조 및 그 제조방법 失效
标题翻译：柱型晶体管的结构与制造方法
公开(公告)号：KR1019970009033B1
公开(公告)日：1997-06-03
申请号：KR1019930027023
申请日：1993-12-09
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 이규홍 , 박세훈 , 김대용 , 이진효
IPC分类号： H01L27/082
摘要： The device is characterized by the features that the surroundings of a transistor pillar(6) are etched, and a base region is located in the middle of an N first heavily doped impurity layer(7) and an N second heavily doped impurity layer(20), and a base electrode is buried in a silicon substrate. The method is for reducing the parasitic junction capacitance of the base electrode and having the bidirectional operation characteristics of the transistor.
摘要翻译：该器件的特征在于蚀刻晶体管柱（6）的周围，并且基极区域位于N个第一重掺杂杂质层（7）和N个第二重掺杂杂质层（20）的中间），并且将基极埋设在硅衬底中。该方法是用于减小基极的寄生结电容并具有晶体管的双向工作特性。

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