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1. 发明公开

KR1020130014045A 반도체 장치의 발진 회로 有权
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020130014045A
公开(公告)日：2013-02-06
申请号：KR1020120154594
申请日：2012-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 김관동
IPC分类号： H03K5/156 , H03K3/354
CPC分类号： H03K5/156 , H03K3/00 , H03K3/354 , H03K4/501 , H03K5/00 , H03L7/00 , H03L7/097
摘要： PURPOSE: An oscillator circuit of a semiconductor apparatus is provided to generate an oscillation signal satisfying predetermined frequency error range by voltage level of output node, thereby controlling duty. CONSTITUTION: A first-level controlling unit(140) controls electric potential of output node based on voltage level difference between reference voltage and output node. A second-level controlling unit(160) is connected between power voltage terminal and ground voltage terminal. The second-level controlling part supplies power from the power voltage terminal to the output node. The first-level controlling part comprises a first discharging unit which discharges output node based on voltage difference of the reference voltage and the output node. The first discharging unit comprises PMOS transistor which permitted the reference voltage as gate. One end of the PMOS transistor is connected to the output node. The other end of the PMOS transistor is connected to the ground voltage terminal. [Reference numerals] (120) Reference voltage generating unit; (140) First-level controlling unit; (160) Second-level controlling unit
摘要翻译：目的：提供半导体装置的振荡电路，以通过输出节点的电压电平产生满足预定频率误差范围的振荡信号，从而控制占空比。构成：第一级控制单元（140）基于参考电压和输出节点之间的电压电平差来控制输出节点的电位。电源电压端子和地电压端子之间连接有二级控制单元（160）。二级控制部分从电源电压端子向输出节点供电。第一级控制部分包括基于参考电压和输出节点的电压差对输出节点进行放电的第一放电单元。第一放电单元包括允许参考电压作为门的PMOS晶体管。 PMOS晶体管的一端连接到输出节点。 PMOS晶体管的另一端连接到接地电压端子。（附图标记）（120）参考电压产生单元; （140）一级控制单位; （160）二级控制单元

2. 发明授权

KR101074302B1 신호 생성 회로 有权
标题翻译：信号发生电路
公开(公告)号：KR101074302B1
公开(公告)日：2011-10-17
申请号：KR1020080122278
申请日：2008-12-04
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 아리사카오사무
IPC分类号： H03M1/82 , H03M5/08
CPC分类号： H03K5/156 , H03L7/00
摘要： 신호생성회로는기준클럭을출력하는상태와기준클럭의일 사이클보다더 짧은제1 시간만큼기준클럭을지연시킨신호를출력하는상태를스위칭할수 있는입력스테이지지연회로, 입력스테이지지연회로의출력이게이트회로의출력에대응하는신호를출력하도록변경되는포인트로부터기준클럭의일 사이클보다더 짧은제2 시간동안입력스테이지지연회로의출력을보유하는게이트회로를포함하는제어부, 및제어부의출력신호를제2 시간만큼지연시킨신호를출력하는출력스테이지지연회로를포함하며, 여기서, 입력스테이지지연회로는제어부의출력신호의변화에응답하여출력상태를스위칭한다.

3. 发明授权

KR100560298B1 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 失效
标题翻译：延时电路，不间断延时，不涉及过程状态或电压变化，脉冲发生器使用相同
公开(公告)号：KR100560298B1
公开(公告)日：2006-03-10
申请号：KR1020030076839
申请日：2003-10-31
申请人： 에스케이하이닉스 주식회사
发明人： 박산하
IPC分类号： H03K5/153
CPC分类号： H03K5/156 , H03K5/06 , H03K2005/00078
摘要： 본 발명은 공정변화 또는 구동전압의 변화등에도 일정한 지연값을 유지할 수 있는 지연회로와, 그 지연회로를 이용한 펄스생성회로를 제공하기 위한 것으로, 이를 위해 본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀업수단; 및 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단을 구비하는 지연회로를 제공한다.
반도체, 펄스생성회로, 캐패시터, RC 딜레이, 저항.

4. 发明公开

KR1020050055227A 펄스 폭 제어 회로 有权
标题翻译：用于控制脉冲宽度的电路
公开(公告)号：KR1020050055227A
公开(公告)日：2005-06-13
申请号：KR1020030088282
申请日：2003-12-05
申请人： 에스케이하이닉스 주식회사
发明人： 박문필
IPC分类号： G11C8/18 , H03K3/017
CPC分类号： G11C7/222 , G11C7/1048 , G11C7/22 , H03K5/05 , H03K5/156 , H03K2005/00071
摘要： 본 발명은 펄스 폭 제어 회로에 관한 것으로, 칩셋(chip set)으로부터 입력된 명령에 따라 동작 주파수에 따른 다수의 CAS 레이턴시(CAS Latency)를 세팅하는 모드 레지스터 셋(Mode Register Set)과, 상기 모드 레지스터 셋에 세팅된 상기 다수의 CAS 레이턴시에 따른 지연 시간을 이용하여 가변적인 폭을 갖는 펄스를 생성하는 펄스 생성 회로로 구성되어 다양한 CAS 레이턴시를 지원하는 고속 동작 그래픽용 DRAM 이외에 고속화되는 DDR2나 DDR3 차세대 범용 DRAM에서 적용할 수 있는 펄스 폭 제어 회로가 제시된다.

5. 发明公开

KR1020050025521A 대역 확산 클럭 발생회로 및 방법 失效
标题翻译：传播频谱钟发生器及其方法
公开(公告)号：KR1020050025521A
公开(公告)日：2005-03-14
申请号：KR1020030062863
申请日：2003-09-08
申请人： 삼성전자주식회사
发明人： 김규현 , 정회주
IPC分类号： H03K5/1252
CPC分类号： H04B15/02 , G06F1/08 , H03K5/133 , H03K5/156 , H03K2005/00071 , H04B2215/067
摘要： A circuit and a method for generating spread spectrum clocks are provided to finely tune a frequency of the spread spectrum clocks by reducing capacitances of PMOS and NMOS capacitors connected to a delay line. A spread spectrum clock generating circuit includes a delay circuit(20), a control circuit, and a code storing unit. The delay circuit receives a fixed clock signal and delays the received clock signal by a duration corresponding to respective codes to generate spread spectrum clocks. The control circuit(22) divides the fixed clock signal to generate divided clock signals. The control circuit also generates an address signal in response to the divided clock signal. The code storing unit(24) stores the code corresponding to the generated address signal.
摘要翻译：提供用于产生扩频时钟的电路和方法，通过减少连接到延迟线的PMOS和NMOS电容器的电容来微调扩频时钟的频率。扩频时钟发生电路包括延迟电路（20），控制电路和代码存储单元。延迟电路接收固定的时钟信号，并将接收的时钟信号延迟与各个代码相对应的持续时间，以产生扩频时钟。控制电路（22）对固定时钟信号进行分频，生成分频时钟信号。控制电路还响应于分频时钟信号产生地址信号。代码存储单元（24）存储与所生成的地址信号相对应的代码。

6. 发明授权

KR100159074B1 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로 失效
标题翻译：同步DRAM器件数据输出缓冲器的时钟产生电路
公开(公告)号：KR100159074B1
公开(公告)日：1999-02-18
申请号：KR1019950055697
申请日：1995-12-23
申请人： 삼성전자주식회사
发明人： 이정배
IPC分类号： G06F12/00
CPC分类号： H03K5/156 , G11C7/22 , H03K5/13
摘要： 본 발명은, 동기형 디램(synchronous DRAM) 장치의 데이터 출력 버퍼를 위한 내부 클럭을 발생시키는 데이터 출력 버퍼용 클럭 발생 회로에 관한 것으로, 내부 클럭 발생의 기준이 되는 외부 클럭(CLK)의 로우 레벨 시간(tCL)과 출력 홀드 시간(tOH)을 보장하기 위한 기준 시간(tCLref(OH))을 상호 비교하여, 외부 클럭(CLK)의 포지티브 에지와 네거티브 에지 중 하나를 기준으로 하여 내부 클럭(CLKDQ)을 발생시키는 데이터 출력 버퍼용 클럭 발생 회로이다. 본 발명에 따르면, 내부 클럭의 발생 시점이 외부 클럭(CLK)의 주파수에 따라 적응적으로 가변됨으로써 외부 클럭의 주파수에 상관없이 데이터의 출력 셋업 시간(tOS)과 출력 홀드 시간(tOH)이 충분히 보장된다.

7. 发明公开

KR1020150051163A 듀티 사이클 제어기를 갖는 신호 수신기 审中-实审
标题翻译：带周期控制器的信号接收器
公开(公告)号：KR1020150051163A
公开(公告)日：2015-05-11
申请号：KR1020140149002
申请日：2014-10-30
申请人： 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
发明人： 까사그랑데아르노 , 벨라스케즈카를로스 , 첼베거에밀
IPC分类号： H04B1/06 , H03K5/156
CPC分类号： H04B1/1027 , H04B15/06 , H04B17/21 , H04B17/29 , H04B2001/1054 , H04B1/06 , H03K5/156
摘要： 신호수신기는신호수신기 (10) 의필터링된중간신호들 (40) 에서레퍼런스공진기 (22) 를갖는 MEMS 또는수정발진기 (20) 로부터의적어도하나의고조파성분 (42) 을억제하기위한수단을갖는다. 신호수신기는전자기신호들을수신하기위한안테나 (12), 안테나에의해수신된신호들을증폭시키기위한저잡음증폭기 (14), 미리정의된듀티사이클로발진신호 (50) 를생성하기위해레퍼런스공진기를포함하는하나의 MEMS 또는수정발진기, 증폭및 수신된신호들을발진신호와혼합하여중간신호들을생성하기위한믹서 (16), 중간신호들을필터링하기위한대역통과필터 (18), 및 MEMS 또는수정발진기에커플링되고대역통과필터의출력 (19) 에커플링되어필터링된중간신호들의스펙트럼을분석하고필터링된중간신호들의스펙트럼분석에응답하여발진신호의듀티사이클을변경하는듀티사이클제어기 (30) 를포함한다.
摘要翻译：信号接收器具有在信号接收器（10）的经滤波的中间信号（40）中抑制具有参考谐振器（22）的MEMS或晶体振荡器（20）的至少一个高次谐波分量（42）的装置。信号接收机包括：用于接收电磁信号的天线（12），用于放大由天线接收的信号的低噪声放大器（14），包括参考谐振器的MEMS或晶体振荡器，以产生振荡信号（50）用于将放大和接收的信号与振荡信号混合以产生中间信号的混频器（16），对中间信号进行滤波的带通滤波器（18）;以及耦合到占空比控制器耦合到MEMS或晶体振荡器并且耦合到带通滤波器的输出端（19），以分析所滤波的中间信号的频谱，并响应于滤波的中间体的频谱分析来修改振荡信号的占空比信号。

8. 发明公开

KR1020130121033A 기판 처리 장치 및 기판 처리 방법 审中-实审
标题翻译：基板处理装置和基板处理方法
公开(公告)号：KR1020130121033A
公开(公告)日：2013-11-05
申请号：KR1020130045384
申请日：2013-04-24
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 하치야요스케 , 이토노리히로 , 가와노히사시 , 노나카준 , 노가미준
IPC分类号： H01L21/027 , H01L21/302
CPC分类号： H01L21/02076 , G03F7/423 , H01L21/31133 , H01L21/6708 , H01L21/0273 , G11C7/22 , H01L21/302 , H03K5/156
摘要： The purpose of the present invention is to reduce damage to a film and improve the efficiency of removing a resist layer in an SPM process. A substrate processing method includes a process for producing an SPM solution of a first temperature including enough Caro’s acid with a resist layer delamination effect by mixing heated sulfuric acid with oxygenated water and a process for cooling the SPM solution to a second temperature to have a film loss reduction effect after the SPM solution of the first temperature is produced, and a process for removing the resist layer by touching the resist layer with the SPM solution of the second temperature.
摘要翻译：本发明的目的是减少对膜的损伤并提高在SPM工艺中除去抗蚀剂层的效率。基板处理方法包括通过将加热的硫酸与含氧水混合并制备具有足够的Caro酸的第一温度的SPM溶液和具有抗蚀剂层分层效果的方法，以及将SPM溶液冷却至第二温度的方法以具有产生在第一温度的SPM溶液之后的膜损失降低效果，以及通过用第二温度的SPM溶液接触抗蚀剂层来除去抗蚀剂层的工艺。

9. 发明授权

KR100567532B1 펄스 폭 제어 회로 및 그 방법 失效
标题翻译：控制脉冲宽度的电路及其控制方法
公开(公告)号：KR100567532B1
公开(公告)日：2006-04-03
申请号：KR1020030089324
申请日：2003-12-10
申请人： 에스케이하이닉스 주식회사
发明人： 이정우
IPC分类号： G11C8/18 , H03K3/017
CPC分类号： G11C7/222 , G11C7/1048 , G11C7/1072 , G11C2207/002 , H03K5/05 , H03K5/135 , H03K5/156
摘要： 본 발명은 펄스 폭 제어 회로 및 그 방법에 관한 것으로, 타겟 펄스와 클럭에 동기된 펄스가 동일한지를 검출하기 위한 검출부와, 검출부의 출력에 따라 비교 신호를 출력하는 드라이버를 포함하는 펄스 비교 회로; 비교 신호에 따라 카운터 펄스를 발생시키기 위한 카운터 펄스 발생 회로; 카운터 펄스에 따라 다수의 펄스 카운터 신호를 순차적으로 출력하기 위한 펄스 카운터 회로; 및 다수의 펄스 카운터 신호에 따라 클럭에 동기된 펄스의 폭을 조절하기 위한 펄스 지연 회로를 포함하여, 클럭에 동기된 펄스 폭을 타겟 펄스 폭과 동일하게 조절함으로써 안정된 데이터의 읽기, 쓰기 동작을 보장하고 로컬 입출력 라인의 프리차지 시간을 보장해서 고주파에서의 DRAM 또는 DDR의 동작에서 발생할 수 있는 오류를 없앨 수 있는 펄스 폭 제어 회로 및 그 방법이 제시된다.
yi, 펄스 폭, 타겟 펄스, 비교 회로

10. 发明授权

KR100515275B1 프로그램 가능한 지연 라인용 펄스 스터핑 회로 失效
标题翻译：用于可编程延时线的脉冲放电电路
公开(公告)号：KR100515275B1
公开(公告)日：2005-09-15
申请号：KR1020007001068
申请日：1998-07-21
申请人： 크레던스 시스템스 코포레이션
发明人： 아킨브라이언제이.
IPC分类号： H03K5/156
CPC分类号： H03K5/156 , H03K5/135
摘要： 직렬 연결된 논리 게이트의 셋트에 의해 형성된 지연 라인(14)이 입력 펄스(IN1)의 시퀀스에 대한 지연된 응답으로 출력 펄스(OUT1)의 시퀀스를 생성한다. 지연 라인에 의해 제공된 지연이 가변하는 전력 사용으로 인하여 게이트에서의 온도 변화 때문에 입력 펄스 시퀀스의 주파수와 함께 변한다. 그러므로, 펄스 스터핑 회로(10)는 지연 라인에 공급되는 입력 펄스의 시퀀스를 모니터링하고, 연속되는 입력 펄스 사이의 주기가 타겟 최대 기간을 초과할 때 하나 또는 그 이상의 스터프 펄스(STUFF)를 생성하기 위하여 제공된다. 각각의 스터프 펄스는 입력 신호 펄스들 사이의 주기를 감소시키기 위하여 지연 회로에 부가적인 입력 펄스로서 보내진다. 비록 지연 회로가 스터프 펄스에 응답하여 출력 펄스 시퀀스에 추가 펄스를 제공하지만, 펄스 스터핑 회로는 출력 펄스 시퀀스로부터 상기 추가 펄스를 제거하기 위하여 게이팅 회로(18)를 포함한다.

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