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1. 发明公开

KR1020020028126A 데이터와 클럭간의 위상차 판단 로직회로 无效
标题翻译：用于判断数据和时钟之间的相位差的逻辑电路
公开(公告)号：KR1020020028126A
公开(公告)日：2002-04-16
申请号：KR1020000059061
申请日：2000-10-07
申请人： 엘지전자 주식회사
发明人： 정정례
IPC分类号： H03K5/00
CPC分类号： H03K5/22 , H03K19/17716
摘要： PURPOSE: A logic circuit for judging a phase difference between a data and a clock is provided, which knows a phase difference between an input data and a clock automatically, by inserting a logic. CONSTITUTION: When a clock is in a former part of data, the logic circuit generates a low level("0" or PRE_CLKPP) signal if two signals(ADB1_INV,ADA2) have the same data while generating the two signals by reading the input data at a rising or a falling edge. When the clock is in the post part of data, the circuit generates a low level("0" or POST_CLKPP) if two signals(ADB1_INV,ADA1) have the same value at the same phase by reading the input data at a rising or a falling edge. And if the clock is in the former part of data and there is a margin, the circuit generates a low level("0" or PRE_CLK) with the above generated two low level(PRE_CLKPP,POST_CLKPP) signals. And the circuit generates a low level("0" or POST_CLK) with the above generated two low level signals if the clock is in the post part of data and there is a margin.
摘要翻译：目的：提供用于判断数据和时钟之间的相位差的逻辑电路，其通过插入逻辑来自动地知道输入数据和时钟之间的相位差。构成：当时钟处于数据的前一部分时，如果两个信号（ADB1_INV，ADA2）具有相同的数据，则通过读取输入数据产生两个信号，逻辑电路产生低电平（“0”或PRE_CLKPP）信号在上升或下降的边缘。当时钟处于数据的后部时，如果两个信号（ADB1_INV，ADA1）在相同相位处具有相同的值，则电路将产生低电平（“0”或POST_CLKPP），通过在上升沿或第下降边缘并且如果时钟处于数据的前一部分并且存在余量，则电路产生具有上述产生的两个低电平（PRE_CLKPP，POST_CLKPP）信号的低电平（“0”或PRE_CLK）。如果时钟位于数据的后部，并且存在余量，则电路产生低电平（“0”或POST_CLK），其中上述产生的两个低电平信号。

2. 发明授权

KR1019930000971B1 프로그램 어블 로직장치 失效
标题翻译：可编程逻辑器件
公开(公告)号：KR1019930000971B1
公开(公告)日：1993-02-11
申请号：KR1019890006961
申请日：1989-05-24
申请人： 후지쯔 가부시끼가이샤 , 후지쓰브이엘에스아이가부시키가이샤
发明人： 히구찌미쯔오 , 오구라기요노리 , 나까오까야스히로 , 심바야시고오히지
IPC分类号： H03K19/00
CPC分类号： H03K3/037 , H03K17/693 , H03K19/1736 , H03K19/17716

3. 发明公开

KR1020130065911A 어레이형 신호 샘플링 장치 및 방법 有权
标题翻译：阵列式信号采样装置及方法
公开(公告)号：KR1020130065911A
公开(公告)日：2013-06-20
申请号：KR1020110132515
申请日：2011-12-12
申请人： 이성 주식회사
发明人： 윤호근 , 최종성 , 오재곤 , 김상욱 , 이정학 , 성현모
IPC分类号： H03K5/13 , H03K19/173
CPC分类号： H03K5/135 , H03K19/17716
摘要： PURPOSE: Array type signal sampling device and a method thereof are provided to easily perform high-resolution sampling by delaying clock. CONSTITUTION: A plurality of signal sampling modules (100a-100n) is operated by section in a predetermined period. The signal sampling module includes a trigger signal generation unit, a clock phase delay unit, an analog digital converter unit, a sampling data storage unit, and a sampling data output unit. A plurality of signal transmission units (200a-200n) is connected to each of the signal sampling modules and transmits a propagated signal. A plurality of signal reception units (300a-300n) is connected to each of the signal sampling modules and receives a response signal in response to the transmitted propagation signal. The signal transmission unit and signal reception unit are arranged in the widthwise direction when a scan direction of an exploration target is set to the longitudinal direction. [Reference numerals] (100a,100b,100n) Plurality of signal sampling modules; (200a,200b,200n) Plurality of signal transmission units; (300a,300b,300n) Plurality of signal reception units; (400) Microprocessor unit; (500) Host equipment
摘要翻译：目的：提供阵列式信号采样装置及其方法，以便通过延迟时钟来轻松执行高分辨率采样。构成：多个信号采样模块（100a-100n）在预定周期内通过部分操作。信号采样模块包括触发信号产生单元，时钟相位延迟单元，模拟数字转换器单元，采样数据存储单元和采样数据输出单元。多个信号传输单元（200a-200n）连接到每个信号采样模块并传输传播信号。多个信号接收单元（300a-300n）连接到每个信号采样模块，并且响应于发送的传播信号而接收响应信号。当探测目标的扫描方向被设置为纵向时，信号发送单元和信号接收单元沿宽度方向布置。（附图标记）（100a，100b，100n）多个信号采样模块; （200a，200b，200n）多个信号传输单元; （300a，300b，300n）多个信号接收单元; （400）微处理器单元; （500）主机设备

4. 发明授权

KR100187299B1 프로그램이 가능한 논리장치를 위한 입력 열 구동기 失效
标题翻译：用于可编程逻辑器件的输入低驱动器
公开(公告)号：KR100187299B1
公开(公告)日：1999-04-15
申请号：KR1019900017740
申请日：1990-10-31
申请人： 에스티 마이크로일렉트로닉스, 인코포레이티드
发明人： 랜디찰스스티일
IPC分类号： H03K19/00
CPC分类号： H03K19/1732 , H03K19/17716
摘要： 본 발명은 프로그램이 가능한 논리 장치에 유효한 입력 및 출력 회로에 관한것으로, 프로그램이 가능한 논리 장치의 다기능 입력핀들은 장치의 프로그램에 시간에 프로그램된 선택 회로에 연결된다. 하나 이상의 출력 논리 매크로셀들에 의해 발생된 출력 신호들이 또한 이러한 선택 회로에 공급된다. 상기 선택회로는 어레이의 열을 구동시키는 신호를 발생시킨다. 입력핀이 제어 신호를 공급하기 위해 사용되면 이것은 어레이에 연결되지않고, 출력 회로는 발생하는 출력 신호나 또는 결합된 입력/출력핀으로부터 얻어진 입력 신호에 의해 상기 어레이의 열을 구동한다.

5. 发明授权

KR1019970011206B1 프로그래머블 로직 어레이 失效
标题翻译：可编程逻辑阵列
公开(公告)号：KR1019970011206B1
公开(公告)日：1997-07-08
申请号：KR1019940025269
申请日：1994-09-29
申请人： 가부시끼가이샤 도시바 , 도시바 마이크로일렉트로닉스 가부시키가이샤
发明人： 안도가즈마사 , 호리에쇼지
IPC分类号： G06F9/22
CPC分类号： G06F9/223 , H03K19/17716
摘要： 없음.

6. 发明授权

KR1019930009153B1 프로그램 가능한 입력/출력회로 및 프로그램 가능한 논리소자 失效
标题翻译：可编程输入/输出电路和可编程逻辑器件
公开(公告)号：KR1019930009153B1
公开(公告)日：1993-09-23
申请号：KR1019890013054
申请日：1989-09-08
申请人： 제이에프이 스틸 가부시키가이샤
发明人： 카와나케이이치
IPC分类号： H03K19/173
CPC分类号： H03K19/17744 , H03K19/01759 , H03K19/17704 , H03K19/17716 , H03K19/17792
摘要： 내용 없음.

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