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1. 发明授权

KR101652087B1 반도체 장치의 구동 방법 有权
标题翻译：驱动半导体器件的方法
公开(公告)号：KR101652087B1
公开(公告)日：2016-08-29
申请号：KR1020100017779
申请日：2010-02-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 키무라하지메
IPC分类号： G09G3/30
CPC分类号： H01L29/78621 , G09G3/3233 , G09G2300/0819 , G09G2300/0842 , G09G2300/0861 , G09G2310/0251 , G09G2310/0262 , G09G2320/043 , H01L27/1225 , H01L27/124 , H01L27/1255 , H01L2029/7863
摘要： 본발명은트랜지스터의스레시홀드전압의편차및 이동도의편차의영향을저감할수 있는반도체장치의구동방법을제공하는것을과제로한다. n 채널형의도전형을가지는트랜지스터와, 트랜지스터의게이트와제1 단자와의전기적인접속을제어하기위한스위치와, 트랜지스터의게이트와제2 단자와의사이에전기적으로접속된용량소자와, 표시소자를가지는반도체장치의구동방법으로서, 용량소자에트랜지스터의스레시홀드전압에따른전압및 영상신호전압의합을보유하는제1 기간과, 스위치를도통상태로함으로써, 영상신호전압및 스레시홀드전압의합에따라용량소자에보유된전하를트랜지스터를통하여방전하는제2 기간과, 제2 기간후에, 트랜지스터를통하여, 표시소자에전류를공급하는제3 기간을가진다.

2. 发明授权

KR101220100B1 반도체 장치 및 상기 반도체 장치를 제조하는 방법 有权
公开(公告)号：KR101220100B1
公开(公告)日：2013-01-11
申请号：KR1020050105512
申请日：2005-11-04
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마구치,마유미 , 이소베,아추오 , 사이토,사토루
IPC分类号： H01L29/786
CPC分类号： H01L27/1266 , H01L27/1214 , H01L27/127 , H01L29/66757 , H01L29/78621 , H01L2029/7863
摘要： 본 발명의 목적은 소수의 처리 단계로 처리시 작은 크기의 LDD 영역을 가진 TFT를 제조하고 각각의 회로에 따라 독립적으로 하나의 구조를 각각 가진 TFT들을 제조하는 것이다. 본 발명에 따라, 게이트 전극은 다중층이고, 모자 모양 게이트 전극(hat-shaped gate electrode)은 상부층 게이트 전극보다 긴 게이트 길이를 가진 하부층 게이트 전극에 의해 형성된다. 이때, 상부층 게이트 전극만이 모자 모양 게이트 전극을 형성하기 위해 레지스트 후퇴 폭(resist recess width)을 사용하여 에칭된다. 따라서, LDD 영역은 미세 TFT로 형성될 수 있고; 따라서, 각각의 회로에 따른 구조를 가진 TFT들은 독립적으로 제조된다.
반도체, 게이트 전극, 기판, 에칭

3. 发明授权

KR101131793B1 폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 有权
标题翻译： Poly Sillicon型薄膜晶体管，具有相同的薄膜晶体管基板及其制造方法
公开(公告)号：KR101131793B1
公开(公告)日：2012-03-30
申请号：KR1020050045936
申请日：2005-05-31
申请人： 삼성전자주식회사
发明人： 유춘기
IPC分类号： H01L29/786
CPC分类号： H01L27/1214 , H01L27/1288 , H01L29/66757 , H01L29/78621 , H01L2029/7863
摘要： 본 발명은 온 전류 및 오프 전류값을 낮출 수 있는 폴리 실리콘형 박막 트랜지스터와 이를 갖는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 폴리형 TFT 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리형 액티브층을 포함하는 박막 트랜지스터를 구비하며, 상기 액티브층은 상기 게이트 전극과 중첩되는 채널 영역과; 상기 소스 및 드레인 전극과 접속되는 소스 영역 및 드레인 영역과; 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 다르도록 형성된 적어도 두 개의 엘디디영역을 구비하는 것을 특징으로 한다.

4. 发明授权

KR100967825B1 반도체장치의 제작방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR100967825B1
公开(公告)日：2010-07-05
申请号：KR1020020073868
申请日：2002-11-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 아라카와에쓰코 , 카토키요시 , 쿠로카와요시유키
IPC分类号： H01L29/786
CPC分类号： H01L29/78621 , H01L27/124 , H01L29/42384 , H01L2029/7863
摘要： 본 발명에서는, 게이트금속을 막형성하고, 그 게이트금속을 특성이 다른 TFT마다 부분적으로 식각하여, 게이트전극을 제작한다. 특히, 요구되는 특성이 다른 TFT마다 레지스트를 노광시켜 레지스트 마스크를 제작한다. 상기 레지스트 마스크를 사용하여, 요구되는 특성이 다른 TFT마다, 게이트금속을 식각한다. 이때, 게이트전극을 패터닝할 때의 TFT이외의 TFT의 반도체 활성층을 덮는 게이트금속은, 레지스트로 덮은 상태로 한다. 각 TFT의 게이트전극 제작공정은, 요구되는 특성에 맞게 최적화된 조건으로 하여도 된다.
반도체장치, TFT, 게이트전극, 레지스트 마스크, 반도체 활성층
摘要翻译：在本发明中，形成栅极金属，并且通过对具有不同特性的每个TFT部分蚀刻栅极金属来形成栅电极。具体地说，通过对具有所需特性不同的每个TFT曝光抗蚀剂来制备抗蚀剂掩模。使用抗蚀剂掩模，对于具有所需不同特性的每个TFT，蚀刻栅极金属。此时，在图案化栅电极时覆盖TFT以外的TFT的半导体活性层的栅极金属被抗蚀剂覆盖。每个TFT的栅电极制造工艺可以在所需特性下优化。

5. 发明公开

KR1020080065446A 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 有权
标题翻译：薄膜晶体管及其制造方法以及包括其的平板显示装置
公开(公告)号：KR1020080065446A
公开(公告)日：2008-07-14
申请号：KR1020070002594
申请日：2007-01-09
申请人： 삼성에스디아이 주식회사
发明人： 최종현
IPC分类号： H01L29/786
CPC分类号： H01L29/78675 , H01L27/1214 , H01L29/66757 , H01L29/78621 , H01L2029/7863
摘要： A thin film transistor is provided to decrease the number of masks and embody simplification of a process by forming a source/drain region and a high-resistance region by one doping process. A semiconductor layer(220) is positioned on a substrate(200), including a source/drain region(221), a high-resistance region(222) having a smaller size than that of the source/drain region, a channel region(224), and a connection region(223) between the high-resistance region and the channel region. A gate insulation layer(230) is positioned on the semiconductor layer. A gate electrode(240) is positioned on the gate insulation layer, corresponding to the channel region. An interlayer dielectric(250) is positioned on the gate electrode. A source/drain electrode is positioned on the interlayer dielectric, electrically connected to the source/drain region. The high-resistance region can be of a quadrangular or zigzag shape. One or more surfaces of the connection region can have a taper angle.
摘要翻译：提供薄膜晶体管以减少掩模的数量并且通过通过一个掺杂工艺形成源极/漏极区域和高电阻区域来体现工艺的简化。半导体层（220）位于衬底（200）上，包括源极/漏极区（221），具有比源极/漏极区的尺寸更小的高电阻区（222），沟道区（ 224）以及高电阻区域和沟道区域之间的连接区域（223）。栅极绝缘层（230）位于半导体层上。栅极电极（240）位于栅极绝缘层上，对应于沟道区域。层间电介质（250）位于栅电极上。源/漏电极位于层间电介质上，电连接到源/漏区。高电阻区域可以是四边形或锯齿形。连接区域的一个或多个表面可以具有锥角。

6. 发明授权

KR100837469B1 박막 트랜지스터 장치의 제조 방법 有权
标题翻译：制造薄膜晶体管器件的方法
公开(公告)号：KR100837469B1
公开(公告)日：2008-06-12
申请号：KR1020020085029
申请日：2002-12-27
申请人： 샤프 가부시키가이샤
发明人： 호따가즈시게 , 야에가시히로유끼 , 와따나베다꾸야 , 와다다모쯔
IPC分类号： H01L29/786
CPC分类号： H01L27/1288 , H01L27/1214 , H01L27/3248 , H01L29/42384 , H01L29/4908 , H01L29/66757 , H01L29/78621 , H01L2029/7863 , H01L2227/323
摘要： 마스크 공정 수를 줄일 수 있는 박막 트랜지스터(TFT) 장치 및 그 제조 방법을 제공한다. 유리 기판(121) 위의 소정 영역에 폴리실리콘막(123)을 형성하고, 그 위에 게이트 절연막(124)과, 게이트 절연막(124)보다도 폭이 좁은 게이트 전극(125)을 형성한다. 그 후, 전면에 층간 절연막(127) 및 ITO막을 형성한다. 이어서, 폴리실리콘막(123)에 n형 불순물을 주입하고, LDD 구조의 n형 소스/드레인 영역을 형성한다. 계속해서, n형 TFT 형성 영역 및 화소 전극 형성 영역을 레지스트막으로 피복하고, p형 TFT 형성 영역의 폴리실리콘막(123)에 p형 불순물을 주입하여, p형 소스/드레인 영역을 형성한다. 그 후, 화소 전극 형성 영역에만 레지스트막을 남기고, 다른 영역의 레지스트막을 제거한다. 남긴 레지스트막을 마스크로 하여 ITO막을 에칭하고, 화소 전극(128)을 형성한다.
층간 절연막, ITO막, 폴리실리콘막, 레지스트막, 마스크

7. 发明公开

KR1020070104310A 반도체장치 제작방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020070104310A
公开(公告)日：2007-10-25
申请号：KR1020070095469
申请日：2007-09-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이 , 고야마준
IPC分类号： G02F1/136
CPC分类号： G02F1/134336 , G02F1/133345 , G02F1/133512 , G02F1/133514 , G02F1/133784 , G02F1/13394 , G02F1/134363 , G02F1/13439 , G02F1/13454 , G02F1/1362 , G02F1/136213 , G02F1/136227 , G02F1/136286 , G02F1/1368 , G02F2201/123 , H01L21/02675 , H01L27/1214 , H01L27/1222 , H01L27/124 , H01L27/1248 , H01L27/1255 , H01L27/1274 , H01L27/1288 , H01L29/42384 , H01L29/458 , H01L29/4908 , H01L29/786 , H01L29/78621 , H01L29/78627 , H01L29/78633 , H01L29/78645 , H01L29/78675 , H01L2029/7863
摘要： A method of fabricating a semiconductor device is provided to improve an aperture ratio of a pixel of a reflective or transmissive display device without increasing the number of masks and using a black mask by disposing a pixel electrode to partially overlap a source light and disposing a thin film transistor to overlap a gate line partially. A gate insulating layer is formed adjacent to a semiconductor layer. A source line(137) is formed on the gate insulating layer by etching a conductive layer with an inductive coupling type plasma. The gate insulating layer is formed on the semiconductor layer. The semiconductor layer includes crystalline silicon. The source line and a gate electrode are formed by the same process. The gate electrode is formed of a material selected from the group consisting of poly-Si, W, WSix, Al, Cu, Ta, Cr and Mo.
摘要翻译：提供了一种制造半导体器件的方法，以提高反射或透射显示器件的像素的开口率，而不增加掩模的数量，并且通过设置像素电极以部分地重叠源光并且设置薄的薄膜晶体管部分地与栅极线重叠。栅极绝缘层与半导体层相邻地形成。通过用感应耦合型等离子体蚀刻导电层，在栅极绝缘层上形成源极线（137）。栅极绝缘层形成在半导体层上。半导体层包括晶体硅。源极线和栅电极通过相同的工艺形成。栅极由选自由多晶硅，W，WSix，Al，Cu，Ta，Cr和Mo组成的组中的材料形成。

8. 发明公开

KR1020070104308A 전자 장치 및 휴대용 정보 단말기 有权
标题翻译：电子设备和便携式信息终端
公开(公告)号：KR1020070104308A
公开(公告)日：2007-10-25
申请号：KR1020070095231
申请日：2007-09-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 타나다요시후미
IPC分类号： G09G3/30 , G09G3/20 , H04B1/40
CPC分类号： H01L27/1259 , G09G3/2022 , G09G3/3225 , G09G2300/0465 , G09G2300/0842 , G09G2300/0861 , H01L27/1214 , H01L27/127 , H01L27/3244 , H01L29/78621 , H01L2029/7863
摘要： An electronic device and a portable information terminal are provided to enhance the resolution of the electronic device by reducing pixel pitches. An electronic device includes a display device. The display device includes a source signal line side driver, a gate signal line side driver, a pixel selection signal line side driver, and a pixel unit, which includes m source signal lines, k gate signal lines, and 2km pixels. Each of the m source signal lines(610), which includes k pixel selection units(613), is electrically connected to the 2km pixels through the k pixel selection units. Each of the 2km pixels includes switching transistors(601,602). The switching transistor includes a gate electrode, which is electrically connected to one of the k gate signal lines, and impurity regions. One of the impurity regions is electrically connected to one of the m source signal lines.
摘要翻译：提供电子设备和便携式信息终端以通过减少像素间距来增强电子设备的分辨率。电子设备包括显示设备。显示装置包括源信号线侧驱动器，栅极信号线侧驱动器，像素选择信号线侧驱动器和像素单元，其包括m个源极信号线，k个栅极信号线和2km像素。包括k个像素选择单元（613）的m个源极信号线（610）中的每一个通过k个像素选择单元电连接到2km像素。 2km像素中的每一个包括开关晶体管（601,602）。开关晶体管包括电连接到k个栅极信号线之一的栅电极和杂质区。其中一个杂质区域电连接到m个源极信号线之一。

9. 发明授权

KR100769025B1 반도체 디바이스를 제작하는 방법 有权
标题翻译：半导体器件的制造方法
公开(公告)号：KR100769025B1
公开(公告)日：2007-10-22
申请号：KR1020010026005
申请日：2001-05-12
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 수자와히데오미 , 오노코지 , 타카야마토루
IPC分类号： H01L21/30
CPC分类号： H01L29/66757 , H01L27/1214 , H01L27/1259 , H01L27/127 , H01L29/42384 , H01L29/4908 , H01L29/66598 , H01L29/78621 , H01L2029/7863
摘要： 능동 매트릭스 디스플레이(active matrix display)와 같은 반도체 디바이스를 제작할 때, 포토리소그래피(photolithography)에서 레지스트 마스크(resist mask)를 패턴화할 필요성은 이들을 완료하는데 요구되는 제작 처리 단계의 수와 시간을 증가시키고, 결과적으로 실질적인 비용을 증가시킨다. 본 발명은 2개의 층으로 형성된 게이트 전극의 상단층(제 2 도전막(306))을 마스크로 사용하여 자체 정렬 방식으로 반도체층에 불순물 원소를 도핑(doping)시킴으로서 반도체층(303)에 불순물 영역을 형성하는 방법을 제공한다. 불순물 원소는 게이트 전극의 하단층(제 1 도전막(305)) 및 게이트 절연막(304)을 통하여 반도체층에 도핑된다. 이를 통해, GOLD 구조의 LDD 영역(313)이 반도체층(303)에 형성된다.
반도체 디바이스, 능동 매트릭스 디스플레이, 레지스트 마스크, 게이트 전극, 반도체층, 게이트 절연막

10. 发明授权

KR100626134B1 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기 有权
标题翻译：薄膜晶体管，有源矩阵基板，显示器件和电子设备
公开(公告)号：KR100626134B1
公开(公告)日：2006-09-21
申请号：KR1020040051557
申请日：2004-07-02
申请人： 세이코 엡슨 가부시키가이샤
发明人： 고이데신
IPC分类号： G02F1/136
CPC分类号： H01L29/66757 , H01L27/12 , H01L29/78621 , H01L2029/7863
摘要： (과제) OFF 전류가 매우 낮은 레벨로 저감되고, 또한 신뢰성이 우수하여 초고정세 표시 장치의 화소 구동 소자나 주변 회로 등에 바람직하게 적용할 수 있는 박막 트랜지스터, 및 이것을 구비한 액티브 매트릭스 기판, 그리고 표시 장치를 제공한다.
(해결 수단) 기판 본체 (10a) 위에 형성된 반도체층 (42) 과, 게이트 전극 (32) 과, 드레인 전극 (17) 및 소스 전극 (16) 을 구비하고, 반도체층 (42) 이, 드레인 전극 (17) 과 접속되어 고농도로 불순물이 확산된 고농도 드레인 영역 (1e) 과, 상기 고농도 드레인 영역 (1e) 의 게이트 전극 (32) 측에 형성되어 저농도로 불순물이 확산된 저농도 드레인 영역 (1c) 과, 상기 저농도 드레인 영역 (1c) 의 게이트 전극 (32) 측에 형성되어 불순물을 미량 농도로 확산시켜 이루어지는 영역, 또는 진성 반도체 영역으로 된 오프셋 영역 (1a2) 을 갖는 것을 구성으로 하였다.
박막 트랜지스터, 드레인 영역, 소스 영역, 오프셋 영역

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