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1. 发明公开

KR1020120114728A 혼성 인코딩을 이용한 곱셈기 및 곱셈 연산 방법 有权
标题翻译：使用混合编码的乘法器和多路复用方法
公开(公告)号：KR1020120114728A
公开(公告)日：2012-10-17
申请号：KR1020110032436
申请日：2011-04-08
申请人： 한국과학기술원
发明人： 유회준 , 김경훈
IPC分类号： G06F7/49
CPC分类号： G06F7/49 , G06F7/503 , G06F7/52 , H03K19/20
摘要： PURPOSE: A multiplying machine using hybrid encoding and a multiplication calculating method thereof are provided to minimize power consumption while improving a processing speed of multiplication by using the hybrid encoding. CONSTITUTION: A mode signal generator(100) generates a first or a second mode signal according to a bit value of a predetermined area of a multiplier by receiving the multiplier. A hybrid encoder(200) encodes an area including the predetermined area into a first or a second cardinal number according to the mode signal by receiving the multiplier. A partial product generator(300) generates partial products by receiving the output of the hybrid encoder and a multiplicand. An adder(400) adds the partial products together. [Reference numerals] (100) Mode signal generator; (200) Hybrid encoder; (300) Partial product generator; (400) Adder; (A) Multiplier; (AA) Output; (B) Multiplicand
摘要翻译：目的：提供一种使用混合编码的乘法器及其乘法运算方法，以通过使用混合编码来提高乘法处理速度，从而使功耗最小化。构成：模式信号发生器（100）通过接收乘法器根据乘法器的预定区域的位值产生第一或第二模式信号。混合编码器（200）通过接收乘法器根据模式信号将包括预定区域的区域编码为第一或第二基数。部分积发生器（300）通过接收混合编码器的输出和被乘数来产生部分乘积。加法器（400）将部分乘积相加在一起。（附图标记）（100）模式信号发生器; （200）混合编码器; （300）部分产品发电机; （400）加法器（A）乘数; （AA）输出; （B）乘数

2. 发明公开

KR1020120053343A 부동 소수점의 복합 연산장치 및 그 연산방법 有权
标题翻译：多用途浮点补偿单元的设备及其方法
公开(公告)号：KR1020120053343A
公开(公告)日：2012-05-25
申请号：KR1020100114564
申请日：2010-11-17
申请人： 삼성전자주식회사 , 연세대학교 산학협력단
发明人： 유형석 , 서동관 , 김석진 , 이용석 , 김산
IPC分类号： G06F7/483 , G06F7/544 , G06F7/52
CPC分类号： G06F7/483 , G06F7/5443 , G06F7/52
摘要： PURPOSE: A complex calculation apparatus with floating point numbers and a calculation method thereof are provided to minimize power consumption by omitting unnecessary calculations. CONSTITUTION: A partial product generator(110) calculates a partial product by dividing the mantissa of first and second floating point values in n-bit unit and adds the partial products to output single partial product sum and carry. A carry storage adder(120) creates first bit partial product sum and carry by adding the partial product sum and carry with the lowermost bit of the mantissa of a third floating point value. A carry select adder(130) creates mantissa presented in a second bit by adding the first bit partial product sum and carry with the uppermost bit of the mantissa of the third floating point value.
摘要翻译：目的：提供具有浮点数的复杂计算装置及其计算方法，以通过省略不必要的计算来最小化功耗。构成：部分乘积生成器（110）通过将第一和第二浮点值的尾数除以n位单位来计算部分乘积，并将部分乘积加到输出单个部分积和和进位。进位存储加法器（120）通过加上部分乘积和并携带第三浮点值的尾数的最低位来产生第一位部分积和和进位。进位选择加法器（130）通过将第一位部分积和相加并且携带第三浮点值的尾数的最高位来产生在第二位中呈现的尾数。

3. 发明公开

KR1020060068425A 확장체에서 다항식 곱셈장치 및 방법 失效
标题翻译：用于在扩展领域执行多边形多项式的装置及其方法
公开(公告)号：KR1020060068425A
公开(公告)日：2006-06-21
申请号：KR1020040107115
申请日：2004-12-16
申请人： 고려대학교 산학협력단
发明人： 장남수 , 김창한 , 임종인
IPC分类号： G06F7/52
CPC分类号： G06F7/52 , G06F7/724
摘要： 확장체에서 다항식 곱셈장치 및 방법이 개시된다. 검색부는 소정의 분할차수 S에 대해 입력된 확장체의 차수 n이 하위경계값 S
k-1 와 상위경계값 S
k 사이에 존재하도록 하는 k를 검색한다. 상태값결정부는 하위경계값 S
k-1 과 상위경계값 S
k 사이의 구간을 하위경계값 S
k-1 보다 크고 상위경계값 S
k 보다 작은 복수의 분할값에 의해 분할하여 형성된 복수의 분할구간 중에서 확장체의 차수 n이 속하는 분할구간의 상위경계값을 상태값으로 결정한다. 최적차수결정부는 수학식 n'=State·S
k-2 에 의해 얻어진 값을 최적의 확장체 차수로 결정한다. 여기서, n'는 최적의 확장체 차수이고, State는 상태값을 의미한다. 본 발명에 따르면, 확장체의 차수가 비교적 큰 경우에도 불구하고 계수-곱셈의 경우 3배 이상 연산량을 줄일 수 있다.
확장체, 다항식 곱셈, 차수, 상태값, 연산량

4. 发明公开

KR1020040095526A 저전력 모듈로 곱셈을 수행하는 연산장치 有权
标题翻译：执行低功耗模块化多功能操作的设备和响应时钟
公开(公告)号：KR1020040095526A
公开(公告)日：2004-11-15
申请号：KR1020030029445
申请日：2003-05-09
申请人： 삼성전자주식회사
发明人： 손희관
IPC分类号： G06F7/52
CPC分类号： G06F7/00 , G06F7/52
摘要： PURPOSE: An operating device performing modular multiplication with low power consumption is provided to reduce the power consumption on the operation through restriction of unnecessary signal transition or glitch by synchronizing an application time of modulus multiplication and partial multiplication. CONSTITUTION: An accumulator comprises a compressor network(50), a carry register(C_REG), and a sum register(S_REG), and produces a final result value. Registers and flip-flops(61-65) are operated by responding to a rising edge of a clock, and latches(66-69) pass input while the clock is a low level. A modulus register(M_REG) stores an n-bit modulus. The modulus multiplication values including the modulus provided from the modulus register and the compliment of the modulus are applied to a multiplexer(13). Partial multiplication values including a multiplicand provided from a multiplicand register and the compliment of the multiplicand are applied to the multiplexer(23).
摘要翻译：目的：提供低功耗运算模式的运算装置，通过同步模乘和部分相乘的应用时间，通过限制不必要的信号转换或毛刺来减少操作的功耗。构成：累加器包括压缩器网络（50），进位寄存器（C_REG）和和寄存器（S_REG），并产生最终结果值。寄存器和触发器（61-65）通过响应时钟的上升沿来操作，并且当时钟为低电平时锁存（66-69）输入输入。模数寄存器（M_REG）存储n位模数。包括从模数寄存器提供的模数和模数的补数的模乘法值被施加到多路复用器（13）。包括从被乘数寄存器提供的被乘数和被乘数的补码的部分乘法值被施加到多路复用器（23）。

5. 发明授权

KR100126626B1 논리회로의자동설계방법,그시스템및그장치와승산기 失效
标题翻译：用于逻辑电路，系统和多路复用器的自动设计方法
公开(公告)号：KR100126626B1
公开(公告)日：1998-04-04
申请号：KR1019940018889
申请日：1994-07-30
申请人： 파나소닉 주식회사
发明人： 니사야마타모쯔 , 쯔바다신따로우
IPC分类号： G06F17/50
CPC分类号： G06F7/53 , G06F7/4824 , G06F7/52 , G06F7/533 , G06F17/5045
摘要： 승수의 각 비트에 대응하고, 승수가 변수인가 또는 정수인가를 판정하고, 승수가 정수의 경우에는, 승수의 해당 비트의 값이 1인가 아닌가를 판정하고, 승수의 해당 비트의 값이 1인 경우에 한하여, 피승수를 표시하는 신호를 부분곱으로하여 출력하는 회로를 생성하고, 피승수를 표시하는 신호를 1비트 시프트하고 이것을 새로이 피승수를 표시하는 신호로서 설정한다. 승수의 모든 비트에 대응하여, 이상과 같은 처리를 반복 실행하는 것에 의해, 승수의 각 비트에 대응하는 부분곱을 구하는 회로를 생성하는 것을 특징으로 한다.

6. 发明授权

KR101614215B1 저전력 곱셈기 및 그 동작 방법 有权
标题翻译：低功耗近似器及其手段
公开(公告)号：KR101614215B1
公开(公告)日：2016-04-21
申请号：KR1020140152248
申请日：2014-11-04
申请人： 재단법인 다차원 스마트 아이티 융합시스템 연구단
发明人： 박현상 , 경종민
IPC分类号： G06F7/52
CPC分类号： G06F7/52 , G06F5/08
摘要： 저전력곱셈기의동작방법은이진정수로표현되는피승수(multiplicand)에서미리설정된비트단위로유효비트를탐색하는단계; 상기탐색된유효비트에기초하여상기피승수로부터유효부분을추출하는단계; 상기피승수로부터상기추출된유효부분을제외한나머지부분을지수부분으로획득하는단계; 상기유효부분및 이진정수로표현되는승수(multiplier) 사이의곱셈연산을수행하는단계; 및상기지수부분에기초하여상기곱셈연산이수행된결과에대해시프트연산을처리하는단계를포함한다.
摘要翻译：低功率乘法器的操作方法包括：搜索有效位作为被表示为二进制整数的被乘数中的预配置位单元; 基于搜索到的有效位从被乘数中提取有效部分的步骤; 获取剩余部分的步骤，除了从被乘数中提取的有效部分作为指数部分; 在有效部分和表示为二进制整数的乘数之间进行乘法运算的步骤; 以及基于二进制部分处理乘法计算结果的移位计算的步骤。本发明的目的是通过简化提取有效部分的过程来为乘法器提供减小的电路尺寸。

7. 发明授权

KR101607812B1 유한체 GF(2^n)상의 딕슨 기저를 이용한 병렬 곱셈 방법 및 장치 有权
标题翻译：使用基于GF（2 ^ N）有限域的DICKSON基础的并行乘法计算的方法和装置
公开(公告)号：KR101607812B1
公开(公告)日：2016-04-01
申请号：KR1020150103314
申请日：2015-07-21
申请人： 공주대학교 산학협력단
发明人： 홍도원 , 서창호 , 박선미
IPC分类号： G06F7/52 , G06F7/53
CPC分类号： G06F7/52 , G06F7/53
摘要： 본발명은유한체 GF(2)상의딕슨기저를이용한병렬곱셈방법및 장치에관한것으로,행렬생성부가유한체의원소를벡터로입력받아, 대칭인토플리츠행렬와상삼각토플리츠행렬를형성하는과정; 벡터출력부가상기유한체의원소를벡터로입력받아, 상기토플리츠행렬들와와의곱들(,,)을계산하여벡터들로출력하는과정; 벡터합 출력부가상기계산된두 벡터들(와)의합()을계산하여출력하는과정; 및벡터변환부가상기벡터들(와)을입력받아, 상기두 원소들와의곱인의코디네이트벡터로변환하는과정;을포함한다.
摘要翻译：本发明涉及使用基于GF（2 ^ n）有限域的迪克森的并行乘法方法及其装置。该方法包括以下步骤：使矩阵生成单元能够通过向量接收有限域的元素，以形成彼此对称的Toeplitz矩阵和上三角形Toeplitz矩阵; 使向量输出单元能够通过向量来接收有限域的元素，以计算Toeplitz矩阵的乘积并通过向量输出乘积; 使矢量和输出单元计算两个计算的矢量的和并输出该和; 并且使矢量转换单元能够接收矢量以将矢量转换成两个要素的乘积的坐标矢量。因此，该方法可以降低由不可约迪克逊三项式定义的有限域上乘法运算的复杂度。

8. 发明公开

KR1020120101243A ＧＦ（３＾ｍ)에서의 메시지 매핑 방법 및 이를 이용한 페어링 암호 시스템 有权
标题翻译：使用GF（3 ^ M）和基于配对的CRYPTOSYSTEM使用信息绘制消息的方法
公开(公告)号：KR1020120101243A
公开(公告)日：2012-09-13
申请号：KR1020110017994
申请日：2011-02-28
申请人： 고려대학교 산학협력단
发明人： 홍석희 , 조영인 , 장남수 , 김창한
IPC分类号： G06F19/00 , G06F17/11 , H04L9/28
CPC分类号： G06F7/52 , G06F17/11 , H04L9/30
摘要： PURPOSE: A message mapping method in GF(3^m) and a pairing based cryptosystem using the same are provided to reduce a size of matrices used for a mapping message, thereby rapidly calculating an inverse matrix. CONSTITUTION: A message receiving unit(100) receives a message string. A transforming unit(110) codes the message string. A hashing unit(120) searches the coded message string by using a hashing function. A mapping unit(130) maps a hashing value to a point on an elliptic curve. [Reference numerals] (100) Message receiving unit; (110) Transformation unit; (120) Hashing unit; (130) Mapping unit
摘要翻译：目的：提供GF（3 ^ m）中的消息映射方法和使用该消息映射的密码系统，以减少用于映射消息的矩阵的大小，从而快速计算逆矩阵。构成：消息接收单元（100）接收消息串。变换单元（110）对消息串进行编码。散列单元（120）通过使用散列函数来搜索编码消息串。映射单元（130）将哈希值映射到椭圆曲线上的点。（附图标记）（100）消息接收单元; （110）转换单元; （120）哈希单位; （130）映射单元

9. 发明公开

KR1020100067590A 타원곡선 암호 연산 방법 有权
标题翻译：评估椭圆曲线CRYPTOSYSTEM的方法
公开(公告)号：KR1020100067590A
公开(公告)日：2010-06-21
申请号：KR1020090048259
申请日：2009-06-01
申请人： 한국전자통신연구원
发明人： 최용제 , 최두호 , 정교일
IPC分类号： G06F7/57 , G06F7/52 , G06F9/28 , G06F1/32
CPC分类号： G06F7/725 , G06F5/01 , G06F7/52 , G06F7/726
摘要： PURPOSE: A method for calculating elliptic curve cryptogram is provided to simplify operation of prime finite field, thereby improving operation function by minimizing implementation area of encryption processor. CONSTITUTION: A controller transmits A0 unit bit of A register(110) and B4 unit bit of B register to multiplier(130). A operation result value of the multiplier is outputted to Mul_h, Mul_l. The Mul_h is added in C4 unit bit and adder(141). The Mul_l is added in C5 unit bit and adder(142). An output of a multiplier is stored in C4 and C5 of the C register. A multiple result of A0 and B3 is respectively added with storage values of C3 and C4 in the adders.
摘要翻译：目的：提供一种计算椭圆曲线密码的方法，以简化原始有限域的操作，从而通过最小化加密处理器的实现面积来改善操作功能。构成：控制器将A寄存器（110）的A0单元位和B寄存器的B4单元位发送到乘法器（130）。乘法器的运算结果值被输出到Mul_h，Mul_1。在C4单元位和加法器（141）中添加Mul_h。 Mul_l加在C5单元位和加法器（142）中。乘数的输出存储在C寄存器的C4和C5中。 A0和B3的多重结果分别添加了加法器中C3和C4的存储值。

10. 发明公开

KR1020060093453A 유한체 상의 스케일러블 곱셈 연산기 失效
标题翻译：一个可扩展的乘法器在有限的字段
公开(公告)号：KR1020060093453A
公开(公告)日：2006-08-25
申请号：KR1020050014219
申请日：2005-02-21
申请人： 권용진
发明人： 권용진 , 이광진
IPC分类号： G06F7/52
CPC分类号： G06F7/52 , G06F5/08 , G06F7/722 , G06F7/724
摘要： 본 발명은 유한체 상의 곱셈기 구조에 관한 것으로, 보다 상세하게는 연산 유닛을 모듈화하여 연산 속도과 하드웨어 면적의 개선 및 확장이 용이한 유한체 상의 스케일러블 곱셈 연산기 기술에 관한 것이다.
본 발명에 따른 유한체 상의 스케일러블 곱셈 연산기는 입력 오퍼랜드의 비트값이 저장되는 제 1 메모리와, 입력 오퍼랜드의 워드값이 저장되는 제 2 메모리와, 상기 제 1 메모리에 저장된 비트값과 제 2 메모리에 저장된 워드값의 곱셈연산에 대한 모듈러 연산시 사용되는 기약 다항식이 저장되는 제 3 메모리를 포함하는 SPRAM과; 제어신호에 따라 제 1 메모리로부터 엑세스된 비트값을 쉬프트시켜 출력하는 레지스터와; 상기 레지스터로부터 입력되는 비트값과 상기 제 2 메모리로부터 입력되는 워드값의 곱셈연산에 대한 모듈러 연산을 취한 연산값을 출력하는 다수의 연산유닛과; 상기 연산유닛으로부터 출력되는 연산값을 저장하는 제 4 메모리와; 상기 SPRAM와, 제 4 메모리 및 레지스터를 엑세스 제어하며, 상기 연산유닛의 동작을 제어하는 제어신호를 출력하는 제어부;를 포함하여 구성된다.
유한체, 곱셈기, 스케일러블 곱셈기, 공개키 암호 시스템

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