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1. 发明授权

KR100241076B1 조정및정규화클래스를구비한부동소수점승산및누산장치 失效
标题翻译：具有对准和正规化类别的浮点聚合单元
公开(公告)号：KR100241076B1
公开(公告)日：2000-02-01
申请号：KR1019970017471
申请日：1997-05-07
申请人： 삼성전자주식회사
发明人： 샤오-쿤지앙
IPC分类号： G06F7/52
CPC分类号： G06F7/485 , G06F7/49921 , G06F7/49936 , G06F7/49952 , G06F7/49957 , G06F7/49994 , G06F7/5338 , G06F7/5443 , G06F2207/3884
摘要： 본 발명에 따른 연산 A*B±C를 수행하는 부동 소수점 승산 및 누산 장치는 아울러 지수부 차 (Ea+Eb)-Ec(여기서, Ea,Eb,및Ec는 값 a,b,및 c의 지수부임)를 결정한다. 상기 지수부 차는 연산용 클래스를 타나낸다. 제 1 클래스의 경우, C는 A*B보다 크고, A*B의 가수부 Ma*Mb와 C의 가수부 Mc의 누산으로 Mc가 남는다. 제 2 클래스 및 제 3 클래스의 경우, C와 A*B는 비교가능하고, 가수부 Mc와 Ma*Mb는 누산 연산중에 중복된다. 제 4 클래스의 경우, A*B는 C보다 훨씬 크기 때문에 가수부 Mc와 Ma*Mb의 누산으로 Ma*Mb이 남는다. 상기 클래스들로 인해 누산 연산이전이나 누산 연산이후의 사후 정규화를 위해 시프트 로직이 제어된다. 상기 제 1 클래스의 경우, 얼라인먼트 또는 정규화는 Mc에 따라 결정된다. 상기 제 2 클래스 및 제 3 클래스의 경우, Ma*Mb에 따른 얼라인먼트 또는 정규화를 위한 고정 시프트가 수행된 이후에, 누산 연산중에 검출된 지수부 차 또는 소거에 의해 표시되는 가변 시프트가 수행된다. 상기 제 4 클래스의 경우, 얼라인먼트 또는 정규화는 Ma*Mb에 따라 결정된다. 따라서, 얼라인먼트 또는 정규화를 통해 고정 시프트가 수행된 후, 비교적 작은 가변 시프트가 수행되고, 시프트 로직은 전체 시프터에 걸쳐 임의의 자리이동시에 요구되는 것 보다 더 단순화될 수 있다.

2. 发明授权

KR1019890004307B1 부동소수점 가감산 장치 失效
标题翻译：浮动点添加和放置设备
公开(公告)号：KR1019890004307B1
公开(公告)日：1989-10-30
申请号：KR1019840007775
申请日：1984-12-08
申请人： 후지쯔 가부시끼가이샤
发明人： 이께다마사유끼 , 우에다고히찌
IPC分类号： G06F7/00 , G06F7/50
CPC分类号： G06F7/485 , G06F7/49905 , G06F7/49936
摘要： The system carries out a comparison calculation between the characteristics of two sets of data to generate shifting control data for achieving digit position alignment between the fractions of the two sets. The system includes the first and the second units (11,12) for respectively generating shifting control data. The first and the second shifting units (21,22;31,32) are provided for respectively realising digit position alignment between the fractions of the two sets. The digit position alignment is achieved by carrying out shifting control data generation in parallel with the shifting operation.
摘要翻译：该系统在两组数据的特性之间进行比较计算，以产生用于实现两组分数之间的数字位置对准的换档控制数据。该系统包括用于分别产生换挡控制数据的第一和第二单元（11,12）。第一和第二移动单元（21,22; 31,32）被设置用于分别实现两组的分数之间的数字位置对准。通过与换档操作并行地执行换档控制数据生成来实现数字位置对准。

3. 发明公开

KR1020080054435A 부동소수점수의 제산 또는 제곱근 연산을 행하는 연산 장치및 연산 방법 失效
标题翻译：算术单元执行浮点数和操作方法的分区或方槽操作
公开(公告)号：KR1020080054435A
公开(公告)日：2008-06-17
申请号：KR1020087010659
申请日：2005-12-02
申请人： 후지쯔 가부시끼가이샤
发明人： 가모시다시로
IPC分类号： G06F7/552
CPC分类号： G06F7/4873 , G06F7/49936 , G06F7/5525
摘要： When division X/Y of floating point numbers is executed, bit sequence data of a mantissa x including xf or a mantissa y including yf is shifted depending on the relation in size between the mantissa part xf of X and the matissa part yf of Y, and mantissa part operation is executed. Consequently, division result of mantissa part where the position of the most significant bit is fixed to a predetermined digit is created. If all of three conditions, i.e. all bits at the mantissa part of Y are 1, difference ye-b between the exponent part ye of Y and a bias value b is an odd number, and the rounding mode is + infinity direction, are satisfied when square root operation √Y is executed, square root operation result of mantissa part where the position of the most significant bit is fixed at a predetermined digit is created by exception processing.
摘要翻译：当执行浮点数的分割X / Y时，包括xf的尾数x或包括yf的尾数y的位序列数据根据X的尾数部分xf和Y的坐标部yf之间的大小关系而偏移，并执行尾数部分操作。因此，产生了最高有效位的位置被固定到预定数字的尾数部分的分割结果。如果全部三个条件，即Y的尾数部分的所有位都为1，Y的指数部分y和偏置值b之间的差ye-b为奇数，舍入方式为+无限大方向当执行平方根操作√Y时，通过异常处理创建最高有效位的位置固定在预定数字的尾数部分的平方根操作结果。

4. 发明授权

KR100403374B1 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기 失效
标题翻译： 입력연산자정규화를이용한테이블블조기반고속통신용위상계산기
公开(公告)号：KR100403374B1
公开(公告)日：2003-10-30
申请号：KR1020000056787
申请日：2000-09-27
申请人： 광주과학기술원
发明人： 김기선 , 김승근
IPC分类号： G06F7/00
CPC分类号： G06F1/0353 , G06F7/49936 , G06F7/544 , G06F2101/04
摘要： Disclosed is a table lookup based phase calculator for a high-speed communication using normalization of input operands which can reduce the size of a phase table by converting respective input data into a sign and a magnitude, respectively, normalizing the magnitude of converted signals within a predetermined range, and reading the phase table using only upper L bits of the normalized input data. The phase calculator includes two absolute value operation units for calculating a magnitude of input data represented in a 2's complement, a normalization factor operation unit for calculating an amount of shift left by calculating leading zeros, a variable shifting unit for performing a shift left operation as much as a normalization factor determined by the normalization factor operation unit, an address generating unit for generating a lookup address of a phase table using only upper L bits of the two normalized input data, an arctan storage unit for storing pre-calculated arctan values according to the lookup address of the phase table, and a phase expanding unit for converting a phase value between 0 and pi/2 into a phase value between -pi and pi.
摘要翻译：公开了一种基于表格查找的相位计算器，用于使用输入操作数归一化的高速通信，其可以通过分别将相应的输入数据转换为符号和幅值来减小相位表的大小，归一化转换后的信号预定范围，并且仅使用标准化输入数据的高L位来读取相位表。相位计算器包括：两个绝对值运算单元，用于计算用2的补码表示的输入数据的大小;归一化因子运算单元，用于通过计算前导零计算左移量;变量移位单元，与归一化因子运算单元所确定的归一化因子相同;地址生成单元，用于仅使用两个归一化输入数据的上部L位生成相位表的查找地址; arctan存储单元，用于根据归一化因子运算单元存储预先计算的arctan值到相位表的查找地址，以及相位扩展单元，用于将0和π/ 2之间的相位值转换成-pi和pi之间的相位值。

5. 发明授权

KR1019930004329B1 실제적 감산과정을 가속화시킴에 의하여 이동소수점 가산 및 감산 연산을 가속화시키는 장치 및 방법 失效
标题翻译：通过加速有效的分类程序来加速浮点添加和分类操作的装置和方法
公开(公告)号：KR1019930004329B1
公开(公告)日：1993-05-26
申请号：KR1019880007417
申请日：1988-06-20
申请人： 디지탈 이큅먼트 코포레이션
发明人： 비제이마헤쉬와리 , 스리다새무드랠리 , 내컴모쉬개브리엘로브
IPC分类号： G06F7/50
CPC分类号： G06F7/485 , G06F7/49936 , G06F7/49947 , G06F2207/5442
摘要： 내용 없음.

6. 发明授权

KR101252739B1 정규화 카운트를 결정하는 프로세서 및 방법 有权
标题翻译：处理器和确定正规化计数的方法
公开(公告)号：KR101252739B1
公开(公告)日：2013-04-12
申请号：KR1020107017660
申请日：2009-01-09
申请人： 퀄컴 인코포레이티드
发明人： 크리티바산,산칼 , 플론드케,에리히제이. , 코드레스쿠,루시안 , 쳉,마오
IPC分类号： G06F7/49 , G06F9/305 , G06F13/38
CPC分类号： G06F7/74 , G06F7/49936
摘要： 특정 실시예에서, 정규화 논리 회로에서 정규화될 피연산자를 수신하는 단계를 포함하는 방법이 개시되며, 상기 피연산자는 복수의 비트들을 포함한다. 상기 방법은 피연산자의 값이 0과 같으면 0 출력을 생성하는 단계, 상기 값이 0과 같지 않으면 피연산자의 선행 비트들의 카운트보다 1 적은 수를 나타내는 출력 값을 생성하는 단계를 더 포함한다.

7. 发明授权

KR100948559B1 부동소수점수의 제산 또는 제곱근 연산을 행하는 연산 장치및 연산 방법 失效
标题翻译：算术单元执行浮点数和操作方法的分区或方槽操作
公开(公告)号：KR100948559B1
公开(公告)日：2010-03-18
申请号：KR1020087010659
申请日：2005-12-02
申请人： 후지쯔 가부시끼가이샤
发明人： 가모시다시로
IPC分类号： G06F7/552
CPC分类号： G06F7/4873 , G06F7/49936 , G06F7/5525
摘要： 부동소수점수의 제산 X／Y를 실행할 때, X의 가수부 xf와 Y의 가수부 yf의 대소 관계에 따라, xf를 포함하는 가수 x 또는 yf를 포함하는 가수 y의 비트열 데이터가 시프트되어, 가수부 연산이 실행된다. 이에 의해, 최상위 비트의 위치가 소정의 자릿수로 고정된, 가수부의 제산 결과가 생성된다. 또한, 제곱근 연산 를 실행할 때, Y의 가수부의 모든 비트가 1, 또한, Y의 지수부 ye와 바이어스값 b의 차분(差分) ye－b가 홀수, 또한, 반올림 모드(round-up mode)가 ＋무한대 방향이라는 3개의 조건 모두가 충족된 경우, 예외 처리에 의해, 최상위 비트의 위치가 소정의 자릿수로 고정된, 가수부의 제곱근 연산 결과가 생성된다.
부동소수점수, 제산, 제곱근 연산, 가수부 연산, 지수부 연산

8. 发明公开

KR1020090031594A 멀티스테이지 부동 소수점 누산기 有权
标题翻译：多级浮点积分器
公开(公告)号：KR1020090031594A
公开(公告)日：2009-03-26
申请号：KR1020097001736
申请日：2007-08-17
申请人： 퀄컴 인코포레이티드
发明人： 두윈 , 위춘 , 자오궈팡
IPC分类号： G06F7/485 , G06F5/01 , G06F7/509
CPC分类号： G06F7/5095 , G06F5/012 , G06F7/485 , G06F7/49936 , G06F2207/3884
摘要： A multi-stage floating-point accumulator includes at least two stages and is capable of operating at higher speed. In one design, the floating-point accumulator includes first and second stages. The first stage includes three operand alignment units, two multiplexers, and three latches. The three operand alignment units operate on a current floating-point value, a prior floating-point value, and a prior accumulated value. A first multiplexer provides zero or the prior floating-point value to the second operand alignment unit. A second multiplexer provides zero or the prior accumulated value to the third operand alignment unit. The three latches couple to the three operand alignment units. The second stage includes a 3-operand adder to sum the operands generated by the three operand alignment units, a latch, and a post alignment unit.
摘要翻译：多级浮点累加器包括至少两级，并且能够以更高的速度运行。在一种设计中，浮点累加器包括第一级和第二级。第一级包括三个操作对准单元，两个多路复用器和三个锁存器。三个操作数对齐单元以当前浮点值，先前浮点值和先前累加值操作。第一多路复用器为第二操作数对准单元提供零或先前的浮点值。第二多路复用器为第三操作数对准单元提供零或先前的累加值。三个锁存器耦合到三个操作数对齐单元。第二级包括一个3运算加法器，用于对由三个操作数对准单元产生的操作数，一个锁存器和一个后置对准单元求和。

9. 发明授权

KR100443395B1 축소된 회로 규모로 고정 소수점 데이터를 생성하는 회로및 방법 失效
标题翻译： 축소된회로규모로고정소수점데이터를생성하는회로및방축
公开(公告)号：KR100443395B1
公开(公告)日：2004-08-23
申请号：KR1020010070051
申请日：2001-11-12
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 우찌다겐지
IPC分类号： G06F7/00
CPC分类号： G06F7/483 , G06F7/49921 , G06F7/49936
摘要： A decoding rate is improved while reducing a circuit scale, in a fixed point data generating circuit. When a plurality of floating point data are inputted, for example, the maximum floating point data is detected as a reference data among the plurality of floating point data, in a MAX value detecting circuit 10 . Then, in an exponent part subtractor 20 , differences are obtained between the values of exponent parts of the plurality of inputted floating point data and the value of an exponent part of the maximum floating point data. Thereafter, in the shift register 30 , mantissa parts of the inputted floating point data are shifted by the differences obtained in the exponent part subtractor 20 , and, in a bit extracting portion 40 , a predetermined number of bits of the shifted mantissa parts are extracted as fixed point data to be inputted to a Viterbi decoder.
摘要翻译：在定点数据产生电路中，在减小电路规模的同时提高了解码速率。当输入多个浮点数据时，例如，在MAX值检测电路10中，最大浮点数据被检测为多个浮点数据中的参考数据。然后，在指数部分减法器20中，获得多个输入的浮点数据的指数部分的值与最大浮点数据的指数部分的值之间的差值。此后，在移位寄存器30中，输入的浮点数据的尾数部分被指数部分减法器20中获得的差值移位，并且在比特提取部分40中，提取移位的尾数部分的预定数目的比特作为要输入到维特比解码器的定点数据。

10. 发明授权

KR100185254B1 곱합연산기 및 그것을 사용한 데이타처리장치 失效
标题翻译：加密单元和使用它的数据处理设备
公开(公告)号：KR100185254B1
公开(公告)日：1999-05-15
申请号：KR1019950041595
申请日：1995-11-16
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아라까와후미오
IPC分类号： G06F7/48
CPC分类号： G06F7/5443 , G06F7/483 , G06F7/49936 , G06F7/49952
摘要： 연산결과를 정규화하는 곱합연산명령을 고속으로 실행하는 곱합연산기 및 이 곱합연산기를 구비한 데이타 처리장치에 관한 것으로, 연산결과를 규정화하는 곱합연산명령을 고속으로 실행하기 위해, 곱합연산기는 자릿수맞춤시프트수 지수생성부, 가산수자릿수맞춤 부호맞춤부, 승산어레이, 가산수 하위 스티키비트생성부, 최상위자릿수검출부, 캐리전달가산부, 지수정규화부, 가산수 상위인크리먼트부, 스티키비트생성부, 정규화시프트부, 정수화반올림부, 지수보정부로 이루어지며, 승산어레이는 캐리보존가산기의 어레이로 이루어지고, 최상위자릿수검출부는 승산어레이의 2항의 출력인 캐리부분과 합의 부분을 입력해서 각 부분의 대응하는 자릿수의 '1', '0'으로 이루어지는 비트쌍을 상위의 자릿수부터 순차 조사하는 것에 의해, 상위의 자릿수� ��터 하위의 자릿수에 걸쳐서 비트쌍의 값(11, 00, 10, 01)이 어떠한 값을 취하는지에 따라서 절대값이 0이 아닌 최상위자릿수를 검출한다.
이러한 구성에 의해서, 최상위자릿수검출부의 구성을 간소화할 수 있었고, 곱보다 상위로 나온 가수상위부분의 최상위자릿구검출 및 정규화가 불필요하므로 곱합연산을 고속화할 수 있다.

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