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1. 发明公开

KR1020010078149A 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 有权
标题翻译：半导体器件的内部电源电压发生电路及其控制方法
公开(公告)号：KR1020010078149A
公开(公告)日：2001-08-20
申请号：KR1020010004204
申请日：2001-01-30
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루 , 나가이겐지
IPC分类号： G11C5/14
CPC分类号： G05F3/242
摘要： PURPOSE: Disclosed is an internal power source voltage generating circuit in which power consumption is reduced at the time of active pause. CONSTITUTION: An over-drive driving circuit(13) supplies power source voltage Vdd to a power source line(L1). First and second voltage drop regulators(11,12) supply reference voltage Vii of which a potential is lower than the power source voltage 'Vdd to the power source line(L1). Driving capability of the second voltage drop regulator(12) is less than that of the first voltage drop regulator(11), and it is such capability that the minimum power required for a sense amplifier system internal circuit(15) can be supplied. When the over-drive driving circuit(13) is made active and a pair of bit line is made reference voltage Vii, it is made inactive. When the first, voltage drop regulator(11) is made active, it is activated, and when it is made active pause, it is made inactive. The second voltage regulator(12) is activated always.
摘要翻译：目的：公开了在主动暂停时功耗降低的内部电源电压发生电路。构成：过驱动驱动电路（13）将电源电压Vdd提供给电源线（L1）。第一和第二电压降调节器（11,12）提供电压低于电源线（L1）的电源电压Vdd的参考电压Vii。第二压降调节器（12）的驱动能力小于第一电压降调节器（11）的驱动能力，并且能够提供读出放大器系统内部电路（15）所需的最小功率。当使驱动驱动电路（13）变为有效并且一对位线成为基准电压Vii时，使其变为无效。当第一个电压降稳压器（11）激活时，它被激活，并且当其被激活的暂停时，它被使得不活动。第二个稳压器（12）始终被激活。

2. 发明授权

KR100781950B1 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 有权
标题翻译：半导体存储器件内部的电源电压产生电路及其控制方法
公开(公告)号：KR100781950B1
公开(公告)日：2007-12-05
申请号：KR1020010004204
申请日：2001-01-30
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루 , 나가이겐지
IPC分类号： G11C5/14
CPC分类号： G05F3/242
摘要： 본 발명에 따른 내부 전원 전압 발생 회로를 제어하는 방법은 활성 모드에서 전력 소모가 감소된다. 내부 전원 전압 발생 회로는 내부 회로에 비교적 큰 구동 전력을 공급하는 제1 강압 조정기 및 내부 회로에 비교적 작은 구동 전력을 공급하는 제2 강압 조정기를 구비한다. 먼저, 제2 강압 조정기가 활성화되고, 대기 모드 및 파워 다운 모드 중의 하나에서 제1 강압 조정기가 비활성화된다. 그 다음, 적어도 제1 강압 조정기가 활성 모드에서 활성화되고, 제1 강압 조정기는 활성 모드의 활성 잠시중단 상태에서 비활성화된다. 활성 잠시중단이 취소되면, 제1 강압 조정기는 활성화된다.

3. 发明授权

KR100642104B1 반도체 기억 장치 및 반도체 기억 장치의 독출 방법 失效
标题翻译：半导体存储器件和半导体存储器件读出方法
公开(公告)号：KR100642104B1
公开(公告)日：2006-11-10
申请号：KR1020057003980
申请日：2003-02-18
申请人： 후지쯔 가부시끼가이샤
发明人： 나가이겐지 , 가와모토사토루
IPC分类号： G11C11/407 , G11C11/4099
摘要： 본 발명에 의하면, 회로 면적을 작게 하면서 항상 고속으로 데이터를 출력한다. 보조 셀 어레이(2)는 메모리 셀 어레이(1)의 비트선 어드레스가 증가하는 쪽의 워드선에 연속하여 마련된다. 보조 셀 어레이(2)에는 다음 워드선 어드레스의 최초의 비트선 어드레스(Y0)에서부터 소정의 비트선 어드레스까지의 메모리 셀의 데이터가 기억된다. Y-어드레스 드라이버(4)는 데이터의 복수 동시 독출 범위가 메모리 셀 어레이(1)의 마지막 비트선 어드레스(Yn)에서부터 다음 워드선 어드레스의 최초의 비트선 어드레스(Y0)까지인 경우, 데이터를 마지막 비트선 어드레스(Yn)에 연속하는 보조 셀 어레이(2)부터 독출한다.

4. 发明公开

KR1020050105161A 반도체 기억 장치 및 반도체 기억 장치의 독출 방법 失效
标题翻译：半导体存储器件和半导体存储器件读出方法
公开(公告)号：KR1020050105161A
公开(公告)日：2005-11-03
申请号：KR1020057003980
申请日：2003-02-18
申请人： 후지쯔 가부시끼가이샤
发明人： 나가이겐지 , 가와모토사토루
IPC分类号： G11C11/407 , G11C11/4099
CPC分类号： G11C7/1051 , G11C7/12 , G11C8/08 , G11C11/408 , G11C11/4096 , G11C11/413
摘要： The circuit area is reduced and data is output always at a high speed. An auxiliary cell array (2) is arranged to be connected to a word line of the side where a memory cell array (1) increases its bit line address. The auxiliary cell array (2) stores data of memory cells of the first bit line address (Y0) of the next work line address to a predetermined bit line address. When a plurality of data are simultaneously to be read out from the last bit line address (Yn) of the memory cell array (1) to the first bit line address (Y0) of the next word line address, a Y-address driver (4) reads out data from the auxiliary cell array (2) continuous to the last bit line address (Yn).
摘要翻译：电路面积减少，数据总是以高速输出。辅助单元阵列（2）被布置成连接到存储单元阵列（1）增加其位线地址的一侧的字线。辅助单元阵列（2）将下一个工作线地址的第一位线地址（Y0）的存储单元的数据存储到预定的位线地址。当多个数据同时被从存储单元阵列（1）的最后位线地址（Yn）读出到下一字线地址的第一位线地址（Y0）时，Y地址驱动器 4）从与最后位线地址（Yn）连续的辅助单元阵列（2）读出数据。

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