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1. 发明授权

KR100766347B1 온도 검출 기능을 갖춘 반도체 장치, 시험 방법 및 온도검출 기능을 갖춘 반도체 기억 장치의 리프레시 제어 방법 有权
标题翻译：具有温度检测功能的半导体器件，具有温度检测功能的半导体存储器件的测试方法和刷新控制方法
公开(公告)号：KR100766347B1
公开(公告)日：2007-10-15
申请号：KR1020020014920
申请日：2002-03-20
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루
IPC分类号： G11C7/04
CPC分类号： G11C7/04 , G11C11/406
摘要： 본 발명은 변동이 적은 범위에서 소정의 온도를 검출하여, 이 검출된 소정의 온도에 따라 동작 상태를 최적화하는 온도 검출 기능을 갖춘 반도체 장치, 시험 방법 및 리프레시 제어 방법을 제공하는 것을 목적으로 한다.
메모리 셀(26)과, 그 리프레시 주기(tREF)를 전환하는 리프레시 제어 회로(25)를 구비하고, 기준부(13)와 조정부(14)를 구비하는 전압 바이어스부(11)로부터의 바이어스 전압(VB+)에 의해 바이어스되는 온도 검출부(12A)를 구비한다. 온도 검출부(12A)에 의한 소정의 온도(tx0)의 검출에 의해 리프레시 제어 회로(25)의 제어가 전환되어, 고온 영역에서 짧은 주기로 저온 영역에서 긴 주기로 리프레시 동작을 하게 함으로써, 전체 온도 범위에서의 메모리 셀(26)의 데이터 유지 특성을 유지하면서 저온 영역에서의 소비 전류(IDD)를 감소시킬 수 있다.

2. 发明授权

KR100656771B1 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제어방법 有权
标题翻译：半导体集成电路装置及控制半导体集成电路装置的方法
公开(公告)号：KR100656771B1
公开(公告)日：2006-12-14
申请号：KR1020057003586
申请日：2003-03-31
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： H01L27/04 , G11C7/00
摘要： 패키지의 총단자수의 증가를 억제하면서 탑재 칩의 칩 고유 정보를 독출하는 것이 가능하고, 또한 칩 고유 정보 독출에 필요한 회로의 면적을 종래에 비하여 삭감하는 것이 가능한 반도체 집적 회로 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다. 펄스 신호가 입력되는 외부 단자와, 칩 고유 정보가 출력되는 외부 단자는 동일 단자가 이용된다. 또한, 통상 동작 모드시에 있어서 필요한 전원을 공급하는 외부 단자와, 정보 독출 모드시에 있어서 칩 고유 정보를 독출하는 외부 단자가 공용된다. 이에 따라 외부 단자수의 증가가 억제된다. 또한, 기능 회로와 비교 판정부 사이에서 카운터부를 공용한다. 이에 따라 칩 면적의 증대를 억제할 수 있다.

3. 发明公开

KR1020030057293A 반도체 기억 장치의 데이터 액세스 방법 및 반도체 기억장치 无效
标题翻译：半导体存储器件的数据存取方法和半导体存储器件
公开(公告)号：KR1020030057293A
公开(公告)日：2003-07-04
申请号：KR1020020063756
申请日：2002-10-18
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： G11C11/403
CPC分类号： G11C11/4076 , G11C11/406
摘要： 본 발명은 외부 액세스 동작과는 독립적으로 리프레시 동작을 행할 때, 각 동작에 알맞은 시간 설정을 하는 것이 가능한 반도체 기억 장치의 데이터 액세스 방법 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
계시(計時) 개시 신호(SIN)이 경로 전환 수단(2)에 입력되고, 외부 액세스/리프레시 동작 개시 요구 신호[REQ(Ｏ)/(I)]에 의해 제어되어 제1 또는 제2 계시부(3, 4)에 접속된다. 제1 및 제2 계시부(3, 4)는 τＯ 및 τI 시간을 계시하여 계시 종료 신호(SOUT)를 출력한다. 계시 시간 τＯ는 외부 액세스 동작시의 비트선쌍의 차동 증폭 시간이고, 계시 시간 τI는 리프레시 동작시의 차동 증폭 시간이다. 계시 시간 τＯ를 판독ㆍ기록으로 가변하여 설정할 수도 있다. 이에 따라, 동작 모드마다 정확한 증폭 시간으로 할 수 있다.

4. 发明公开

KR1020000062552A 테스트 모드 입력 회로를 구비한 반도체 장치 有权
标题翻译：半导体器件具有测试模式输入电路
公开(公告)号：KR1020000062552A
公开(公告)日：2000-10-25
申请号：KR1020000007006
申请日：2000-02-15
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 이와세아키히로
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G01R31/31701 , G11C11/40 , G11C29/1201 , G11C29/46 , G11C2029/0407
摘要： 본발명은반도체장치에관한것이다. 본발명의반도체장치는통상동작모드및 테스트모드를갖고, 판정회로(31, 311)는상기장치가테스트모드를입력하였는지를판정하고, 제어회로(32)는테스트모드로전환되었을때 통상동작모드에관계된정보를변경한다. 본발명에서, 상기테스트모드가뜻하지않게입력된경우, 상기통상동작에관계된정보가변경되었기때문에사용자는장치가테스트모드로전환된것을쉽게알 수있다.

5. 发明授权

KR100781950B1 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 有权
标题翻译：半导体存储器件内部的电源电压产生电路及其控制方法
公开(公告)号：KR100781950B1
公开(公告)日：2007-12-05
申请号：KR1020010004204
申请日：2001-01-30
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루 , 나가이겐지
IPC分类号： G11C5/14
CPC分类号： G05F3/242
摘要： 본 발명에 따른 내부 전원 전압 발생 회로를 제어하는 방법은 활성 모드에서 전력 소모가 감소된다. 내부 전원 전압 발생 회로는 내부 회로에 비교적 큰 구동 전력을 공급하는 제1 강압 조정기 및 내부 회로에 비교적 작은 구동 전력을 공급하는 제2 강압 조정기를 구비한다. 먼저, 제2 강압 조정기가 활성화되고, 대기 모드 및 파워 다운 모드 중의 하나에서 제1 강압 조정기가 비활성화된다. 그 다음, 적어도 제1 강압 조정기가 활성 모드에서 활성화되고, 제1 강압 조정기는 활성 모드의 활성 잠시중단 상태에서 비활성화된다. 활성 잠시중단이 취소되면, 제1 강압 조정기는 활성화된다.

6. 发明授权

KR100637086B1 반도체 기억 장치 및 스트레스 전압 설정 방법 失效
标题翻译：半导体存储器件和设定应力电压的方法
公开(公告)号：KR100637086B1
公开(公告)日：2006-10-23
申请号：KR1020010007513
申请日：2001-02-15
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 가와모토사토루
IPC分类号： G11C29/00
CPC分类号： G11C29/50 , G11C11/401
摘要： 본 발명의 목적은 초기 불량을 확실하게 적격 심사(screening)할 수 있는 번인 시험 기능을 구비하면서, 회로 면적의 증대를 방지할 수 있는 반도체 기억 장치를 제공하는 것이다. 메모리 셀 어레이내에 배치되어 있는 한쌍의 더미 워드선(DWL0, DWL1) 중 어느 하나를 선택하면, 더미 워드선(DWL0, DWL1)과 비트선(BLZ, BLX) 사이의 용량 결합에 의해 비트선(BLZ, BLX) 사이에 미소 전위차가 생성된다. 미소 전위차를 센스 앰프(6)에 의해 증폭함으로써, 비트선(BLZ, BLX)에 스트레스 전압이 공급된다.

7. 发明公开

KR1020050112072A 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제어방법 有权
标题翻译：半导体集成电路装置及控制半导体集成电路装置的方法
公开(公告)号：KR1020050112072A
公开(公告)日：2005-11-29
申请号：KR1020057003586
申请日：2003-03-31
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： H01L27/04 , G11C7/00
摘要： A semiconductor integrated circuit device which enables the chip-intrinsic information of a mounted chip to be read while suppressing an increase in the total number of terminals of a package and the circuit area necessary to read the chip-intrinsic information to be more reduced than convention, and a method for controlling semiconductor integrated circuit device. The same terminal is used for an external terminal in which a pulse signal is inputted and an external terminal from which the chip-intrinsic information is outputted. An external terminal to which a power source necessary in a normal action mode is shared with an external terminal from which the chip-intrinsic information is read in an information reading mode. Thus, an increase in the number of external terminals is suppressed. A functional circuit and a comparison judgment section share a counter section. Thus, an increase in the chip area is suppressed.
摘要翻译：一种半导体集成电路器件，其能够在抑制封装的端子总数的增加的同时读取安装的芯片的芯片固有信息，并且读取芯片固有信息所需的电路面积比常规，以及半导体集成电路装置的控制方法。同一个端子用于输入脉冲信号的外部端子和输出芯片固有信息的外部端子。在正常操作模式中所需的电源的外部端子与从信息读取模式中读取芯片固有信息的外部端子共享。因此，能够抑制外部端子的数量的增加。功能电路和比较判断部共享计数部。因此，芯片面积的增加被抑制。

8. 发明公开

KR1020030035767A 온도 검출 기능을 갖춘 반도체 장치, 시험 방법 및 온도검출 기능을 갖춘 반도체 기억 장치의 리프레시 제어 방법 有权
标题翻译：具有温度检测功能和测试方法的半导体器件以及提供温度检测功能的半导体存储器的控制方法
公开(公告)号：KR1020030035767A
公开(公告)日：2003-05-09
申请号：KR1020020014920
申请日：2002-03-20
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루
IPC分类号： G11C7/04
CPC分类号： G11C7/04 , G11C11/406
摘要： PURPOSE: To provide a semiconductor device provided with temperature detection function detecting the prescribed temperature with less dispersion and optimizing an operation state in accordance with the detected prescribed temperature, a test method, and a refresh-control method. CONSTITUTION: This device is provided with a memory cell 26, a refresh-control circuit 25 switching refresh-period tREF, and a temperature detecting section 12A biased by bias voltage VB+ from a voltage bias section 11 provided with a reference section 13 and a regulator section 14. Control of the refresh-control circuit 25 is switched by detection of the prescribed temperature tx0 by the temperature detecting section 12A, current consumption IDD in a low temperature region can be reduced keeping a data holding characteristic of the memory cell 26 in whole temperature range by performing refresh-operation with a short period in a high temperature region, with a long period in a low temperature region.
摘要翻译：目的：提供一种具有温度检测功能的半导体器件，其具有根据检测到的规定温度检测规定温度，并且根据检测到的规定温度优化操作状态，测试方法和刷新控制方法。构成：该装置具有：存储单元26，刷新周期tREF的刷新控制电路25以及偏置电压VB +的偏置电压VB +的温度检测单元12A，该电压偏置单元11具备基准单元13和调整单元通过温度检测部12A的规定温度tx0的检测来切换刷新控制电路25的控制，可以降低低温区域的电流消耗IDD，从而保持存储单元26的数据保持特性整体通过在高温区域进行短时间的刷新操作，在低温区域中具有长时间的温度范围。

9. 发明公开

KR1020010082659A 반도체 기억 장치 및 스트레스 전압 설정 방법 失效
标题翻译：半导体存储和应力电压设置方法
公开(公告)号：KR1020010082659A
公开(公告)日：2001-08-30
申请号：KR1020010007513
申请日：2001-02-15
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 가와모토사토루
IPC分类号： G11C29/00
CPC分类号： G11C29/50 , G11C11/401
摘要： PURPOSE: To provide a semiconductor storage in which increasing circuit area can be prevented while being provided with a burn-in test function by which initial defect can be screened surely. CONSTITUTION: When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX. Stress voltage is supplied to the bit lines BLZ, BLX by amplifying minute potential difference by a sense amplifier 6.
摘要翻译：目的：提供半导体存储器，其中可以防止增加电路面积，同时提供可以确定地初始缺陷的老化测试功能。构成：当选择配置在存储单元阵列中的一对虚拟字线DWL0，DWL1中的任一个时，通过虚拟字线DWL0，DWL1和位线BLZ之间的电容耦合，在位线BLZ和BLX之间产生微小的电位差，BLX。通过由读出放大器6放大微小电位差，将应力电压提供给位线BLZ，BLX。

10. 发明授权

KR100776606B1 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100776606B1
公开(公告)日：2007-11-16
申请号：KR1020010069362
申请日：2001-11-08
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 가와모토사토루
IPC分类号： G11C11/34
CPC分类号： G11C7/227 , G11C7/14 , G11C7/22 , G11C11/4074 , G11C11/4076 , G11C11/4099
摘要： 본 발명은 전원 투입시에 있어서, 모든 셀 커패시터의 전하 축적 노드에는 축적 전하가 존재하지 않는 상태로부터 액세스 동작으로 이행하는 경우에 있어서도, 셀 플레이트 전위가 변동하지 않는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
기준 전압 발생 회로(104)로부터의 기준 전압(VPR, VCP)의 공급선인 VPR선, VCP선에 대해서, 각 셀 블록(B1 내지 Bk)마다 양 선을 접속하는 NMOS 트랜지스터(M1 내지 Mk)를 구비한다. NMOS 트랜지스터(M1 내지 Mk)의 게이트 단자는 공통으로 신호(φCPR)에 접속된다. 여기서, φCPR은 전원 투입후의 사전 결정된 시간에 플러스의 논리 레벨을 출력하는 신호이다. 각 셀 블록(B1 내지 Bk)마다 VPR선과 VCP선을 단락하는 NMOS 트랜지스터(M1 내지 Mk)를 구비함으로써, 전원 투입시에 양 배선이 각 셀 블록(B1 내지 Bk)마다 분로(shunt)된다.
摘要翻译：即使当本发明是从在所述电源被接通时的状态执行所述访问操作，所有单元电容器的电荷存储节点已经积累的电荷不存在，本发明的一个目的是提供一个半导体存储器单元板电位不会波动的。

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