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1. 发明公开

KR1020160031592A 쇼트키 배리어 다이오드의 제조 방법 有权
标题翻译：肖特基二极管的制造方法
公开(公告)号：KR1020160031592A
公开(公告)日：2016-03-23
申请号：KR1020140120973
申请日：2014-09-12
申请人： 한국전기연구원
发明人： 문정현 , 강인호 , 김남균 , 김상철 , 김형우 , 방욱 , 이도현
IPC分类号： H01L29/872 , H01L29/16
CPC分类号： H01L29/872 , H01L29/16 , H01L29/47
摘要： 본발명은에피택셜층상에열산화막을갖는쇼트키배리어다이오드의제조방법에관한것이다. 본발명은, 일면에에피택셜층을갖는 SiC 기판을제공하는단계; 상기에피택셜층을산화분위기에서건식산화하고, NO 가스분위기에서열처리하여표면에열산화막을형성하는단계; 상기열산화막이형성된 SiC 기판의배면에오믹금속층을형성하는단계; 상기에피택셜층의일부를노출하는개구를형성하도록상기열산화막을패터닝하는단계; 및상기개구를충진하는쇼트키금속및 패드를형성하는단계를포함하는쇼트키배리어다이오드의제조방법을제공한다. 본발명에따르면, 낮은계면결함밀도를갖고이상적인다이오드계수를갖는쇼트키배리어다이오드를제조할수 있게된다.
摘要翻译：本发明涉及在外延层上制造具有热氧化膜的肖特基势垒二极管的方法。制造肖特基势垒二极管的方法包括：在其一个表面上提供具有外延层的SiC衬底的步骤; 在氧化气氛中干燥氧化外延层的步骤，在NO气体气氛中对外延层进行热处理，在热氧化膜的表面形成热氧化膜; 在其上形成有热氧化膜的SiC衬底的后表面上形成欧姆金属层的步骤; 图案化热氧化膜以形成暴露外延层的一部分的开口的步骤; 以及形成肖特基金属和填充开口的垫的步骤。根据本发明，可以制造具有低界面缺陷密度和理想二极管系数的肖特基势垒二极管。

2. 发明授权

KR101531018B1 전력반도체소자의 불량 예측 방법 有权
标题翻译：功率半导体器件故障预测方法
公开(公告)号：KR101531018B1
公开(公告)日：2015-06-24
申请号：KR1020140088429
申请日：2014-07-14
申请人： 한국전기연구원
发明人： 강인호 , 문정현 , 방욱
IPC分类号： G01R31/26
摘要： 본발명은전력반도체소자의불량예측방법에관한것으로서, 동작중인전력반도체소자에별도의신호를인가하지않고전력반도체소자의불량을예측할수 있도록하는것을목적으로하며, 이러한목적달성을위한본 발명의실시예에따르면, 상기전력반도체소자의접합부온도에대한드레인저항을교정하여온도-드레인저항관계식을생성하는교정단계와; 상기전력반도체소자의게이트전류, 드레인전압및 드레인전류를측정하는계측단계; 및상기온도-드레인저항관계식으로부터상기전력반도체소자의접합부온도를계산하고상기게이트전류와상기접합부온도를기설정된기준값과비교하여상기전력반도체소자의불량발생가능성여부를출력장치를통해경고하는알림단계;를포함하는것을기술적요지로한다.
摘要翻译：本发明涉及功率半导体器件的故障预测方法。本发明的目的是预测功率半导体器件的故障，而不向操作功率半导体器件施加单独的信号。根据本发明的一个实施方式，为了实现该目的，功率半导体器件的故障预测方法包括：校正步骤，通过校正功率接合单元的温度的漏极电阻来产生温度 - 漏电阻相互作用公式半导体器件; 测量所述功率半导体器件的栅极电流，漏极电压和漏极电流的测量步骤; 通知步骤，通过使用温度 - 漏电阻相互作用公式计算功率半导体器件的接合单元的温度来警告功率半导体器件的故障生成可能性，并将接合单元的栅极电流和温度与预定标准值。

3. 发明授权

KR101418000B1 전력반도체의 특성 향상을 위한 에이징 장치 및 그 방법 有权
标题翻译：改善功率半导体特性的老化装置及其方法
公开(公告)号：KR101418000B1
公开(公告)日：2014-07-09
申请号：KR1020120120404
申请日：2012-10-29
申请人： 한국전기연구원
发明人： 강인호 , 김남균 , 문정현 , 방욱 , 윤승복
IPC分类号： H01L21/02
摘要： 본 발명은 전력반도체의 특성 향상을 위한 에이징 장치 및 그 방법에 관한 것으로서, 복잡한 추가 공정 없이 간단한 방법으로 전력반도체의 특성을 향상시키기 위한 본 발명의 실시예에 따르면, 전력반도체를 블로킹 모드로 동작시키기 위해 상기 전력반도체의 게이트 전압을 조절하는 블로킹모드 동작 단계와; 상기 블로킹 모드에서 상기 전력반도체의 드레인 전극 또는 캐소드 전극에 펄스를 인가하되 전압을 점진적으로 증가시켜 상기 전력반도체의 전압영역이 항복전압 영역의 65% 내지 80% 사이에 도달하도록 조절하는 펄스 인가 단계; 및 상기 펄스 인가 단계에서 조절된 전압영역을 유지시켜 상기 펄스로 인해 발생하는 줄열에 의해 상기 전력반도체의 표면누설전류층이 제거되도록 하는 표면누설전류층 제거 단계;를 포함하는 것을 기술적 요지로 한다. 이에 따른 본 발명에 의하면, 복잡한 공정을 필요로 하지 않을 뿐만 아니라 이미 완성된 제품에 대해서도 간단한 에이징 처리를 통해 전력반도체의 표면누설전류층을 제거할 수 있으므로 저비용으로 고성능의 고신뢰성을 갖는 전력반도체를 제작할 수 있는 효과가 있다.

4. 发明公开

KR1020140054657A 전력반도체의 특성 향상을 위한 에이징 장치 및 그 방법 有权
标题翻译：改善功率半导体特性的老化装置及其方法
公开(公告)号：KR1020140054657A
公开(公告)日：2014-05-09
申请号：KR1020120120404
申请日：2012-10-29
申请人： 한국전기연구원
发明人： 강인호 , 김남균 , 문정현 , 방욱 , 윤승복
IPC分类号： H01L21/02
CPC分类号： H01L21/4828 , H01L21/263 , H01L21/47573
摘要： The present invention relates to an aging apparatus for improving characteristics of a power semiconductor and a method thereof. According to an embodiment of the present invention to improve characteristics of a power semiconductor by the use of a simple method without an additional process, the aging apparatus comprises a power supply unit which provides a fixed gate voltage in order to operate a power semiconductor in a blocking mode; a leakage current measurement unit which measures a leakage current created in the power semiconductor; a pulse generation unit which provides a pulse power to the power semiconductor; and a control unit which electrically controls the power supply unit, the leakage current measurement unit and the pulse generation unit, and processes data signals. According to the present invention, a complex process is not required and a surface leakage current layer of the power semiconductor is removed through a simple aging process conducted on finished goods, whereby the power semiconductor with high quality and reliability can be produced at low costs.
摘要翻译：本发明涉及一种改善功率半导体特性的老化装置及其方法。根据本发明的一个实施例，为了通过简单的方法在不附加工艺的情况下提高功率半导体的特性，老化装置包括：电源单元，其提供固定的栅极电压，以便在阻塞模式; 泄漏电流测量单元，其测量在功率半导体中产生的漏电流; 脉冲发生单元，向功率半导体提供脉冲功率; 以及控制单元，其对电源单元，漏电流测量单元和脉冲生成单元进行电控制，并处理数据信号。根据本发明，不需要复杂的工艺，并且通过在成品上进行的简单的老化处理来去除功率半导体的表面泄漏电流层，从而可以以低成本制造具有高质量和可靠性的功率半导体。

5. 发明授权

KR101172796B1 트렌치-게이트 축적모드 탄화규소 금속 산화막 반도체 전계효과 트랜지스터에서 자기정렬된 엔-베이스 채널 형성 방법 有权
标题翻译：自适应通道的制造方法用于TRENCH-GATE累积模式SIC MOSFET
公开(公告)号：KR101172796B1
公开(公告)日：2012-08-09
申请号：KR1020110060811
申请日：2011-06-22
申请人： 한국전기연구원
发明人： 강인호 , 김남균 , 김상철 , 문정현 , 방욱 , 주성재
IPC分类号： H01L21/335 , H01L29/78
CPC分类号： H01L29/4236 , H01L21/426 , H01L21/76831 , H01L29/42356
摘要： PURPOSE: A fabrication method of a self-aligned channel for a trench-gate accumulation-mode SIC(Silicon Carbide) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) is provided to form an n-base layer having a predetermined thickness by self-aligning a gate trench and a p-base layer with a single photographing work. CONSTITUTION: A low concentration n-type drift layer(610) is formed on a high concentration N type substrate(600). An N-base layer(620) is formed on the low concentration n-type drift layer. A source layer(630) is formed on the N-base layer. A polysilicon layer(640) is formed on the source layer. A silicon nitride film(650) is formed on the polysilicon layer.
摘要翻译：目的：提供用于沟槽栅堆积模式SIC（碳化硅）MOSFET（金属氧化物半导体场效应晶体管）的自对准沟道的制造方法，以通过自对准形成具有预定厚度的n基层栅极沟槽和p基底层，具有单次拍摄工作。构成：在高浓度N型衬底（600）上形成低浓度n型漂移层（610）。在低浓度n型漂移层上形成有N基层（620）。源层（630）形成在N基层上。在源层上形成多晶硅层（640）。在多晶硅层上形成氮化硅膜（650）。

6. 发明授权

KR101104389B1 종단 구조 반도체 칩의 실장구조 有权
标题翻译：垂直半导体器件封装体
公开(公告)号：KR101104389B1
公开(公告)日：2012-01-16
申请号：KR1020090130409
申请日：2009-12-24
申请人： 한국전기연구원
发明人： 김남균 , 주성재 , 김상철 , 방욱 , 강인호
IPC分类号： H01L23/16
CPC分类号： H01L2224/48091 , H01L2224/73265 , H01L2924/1305 , H01L2924/13055 , H01L2924/13091 , H01L2924/00014 , H01L2924/00
摘要： 본 발명은 종단 구조의 반도체 칩 실장구조에 관한 것으로서, 한 극성의 전극이 한 쪽 면에 있고 반대 극성의 전극이 이에 대향되는 면에 있는 반도체 칩이, 절연기판과 그 절연기판의 한 쪽 면 혹은 양 쪽 면 위에 금속기판을 접합한 회로기판 상에 배치되는 종단 구조 반도체 칩의 실장구조에 있어서, 상기 반도체 칩의 한 쪽 면은 본딩 와이어로 결선되고, 이에 대향되는 면은 회로기판과 솔더 접합 또는 금속간 접합없이 직접 접촉형성되되, 탄성가압수단에 의해 상기 반도체 칩이 하측으로 가압되어, 상기 회로기판과 반도체 칩은 기계적으로는 분리가 가능하고, 전기적으로는 접촉형성되는 것을 특징으로 하는 종단 구조 반도체 칩의 실장구조를 기술적 요지로 한다. 이에 의해 반도체 칩을 솔더와 접합하기 않고 반도체 칩 상부에 탄성가압수단에 의한 기계적 압착 구조를 사용함으로써 전기적으로 우수하고 열전달 특성과 함께 열응력이 거의 발생하지 않은 우수한 실장 구조를 구현할 수 있는 효과가 있다.
종단 구조 반도체 칩 실장 솔더 접합 열응력

7. 发明公开

KR1020120001121A 물리적 기상 증착법을 이용한 그래핀 박막의 형성방법 无效
标题翻译：使用物理蒸气沉积技术的石墨膜的制造方法
公开(公告)号：KR1020120001121A
公开(公告)日：2012-01-04
申请号：KR1020100061759
申请日：2010-06-29
申请人： 한국전기연구원
发明人： 주성재 , 방욱
IPC分类号： C23C14/06 , C23C14/58 , C23C14/46
摘要： PURPOSE: A method of manufacturing a graphene film using physical vapor deposition techniques is provided to form a grapheme film by heat-treating a carbon film with a general rapid heat-treatment device. CONSTITUTION: A method of manufacturing a graphene film using physical vapor deposition techniques comprises steps of preparing a metal film on a substrate, metal foil, or a metal substrate(30), forming a carbon film on the metal film, the metal foil, or the metal substrate through physical vapor deposition, and heat-treating the carbon film to form a grapheme film(100). The metal film, metal foil, or metal substrate is made from the combination of one or more selected from the group consisting of Ni, Co, Fe, Cu, Ru, Pt, Pd, Ta, Mo, W, Ir, Ti, V, Mn, Al, Mg, and transition metal including Zn.
摘要翻译：目的：提供使用物理气相沉积技术制造石墨烯膜的方法，以通过用一般的快速热处理装置对碳膜进行热处理来形成图形薄膜。构成：使用物理气相沉积技术制造石墨烯膜的方法包括在基板，金属箔或金属基板（30）上制备金属膜的步骤，在金属膜，金属箔或金属箔上形成碳膜金属基板通过物理气相沉积，并且对碳膜进行热处理以形成图形薄膜（100）。金属膜，金属箔或金属基材由选自Ni，Co，Fe，Cu，Ru，Pt，Pd，Ta，Mo，W，Ir，Ti，V中的一种或多种的组合制成，Mn，Al，Mg和包括Zn的过渡金属。

8. 发明公开

KR1020110040011A 나노구슬을 이용한 전계방출소자의 제작방법 失效
标题翻译：使用纳米珠的场发射装置的制造方法
公开(公告)号：KR1020110040011A
公开(公告)日：2011-04-20
申请号：KR1020090097123
申请日：2009-10-13
申请人： 한국전기연구원
发明人： 주성재 , 방욱 , 강인호 , 차승일
IPC分类号： H01J1/30
摘要： PURPOSE: A fabrication method of field emission devices using nano-beads are provided to fabricate highly dense and high output device by forming plural silicon tips at one opening unit. CONSTITUTION: An insulating film(11) is formed on an upper portion of a substrate, and a gate metal film(21) including an opening unit is formed on the upper portion of the insulating film. A substrate is exposed to the outside through an opening unit(22) by etching the insulating film. A nano-bead(31) is formed on the upper portion after etching the insulation film. A tip is formed inside the opening unit by etching the substrate through the use of a mask.
摘要翻译：目的：提供使用纳米珠的场发射器件的制造方法，以通过在一个开口单元处形成多个硅尖端来制造高密度和高输出器件。构成：在基板的上部形成有绝缘膜（11），在绝缘膜的上部形成有具有开口单元的栅极金属膜（21）。通过蚀刻绝缘膜，通过开口单元（22）将衬底暴露于外部。在蚀刻绝缘膜之后，在上部形成纳米珠（31）。通过使用掩模蚀刻基板，在开口单元的内部形成有尖端。

9. 发明公开

KR1020110034180A 고속 전력반도체의 역방향 회복시간 측정을 위한 정밀계측기 有权
标题翻译：精密测量设备，用于提取高速电力半导体的反向恢复时间
公开(公告)号：KR1020110034180A
公开(公告)日：2011-04-05
申请号：KR1020090091618
申请日：2009-09-28
申请人： 한국전기연구원
发明人： 강인호 , 김남균 , 김상철 , 방욱 , 주성재
IPC分类号： G01R29/02 , G01R31/02
CPC分类号： G01R29/02 , G01R31/02 , G01R31/2879
摘要： PURPOSE: A precise measuring device for measuring the reverse recovery time of a high fast power semiconductor is provided to precisely measure the reverse recovery time of an object by excluding a parasitic element. CONSTITUTION: A generator(10) applies two continuous pulses with controllable pulse width and the amplitude of a pulse. A switch(20) is operated with the pulse. An inductor(30) limits the slope of current and stores currents as magnetic energy when the switch is shorted. A power supply(40) supplies DC to the inductor. A DUT(Device Under Test) measures the reverse recovery time. A current probe(50) measures the current flowing in the DUT. An oscilloscope(60) measures the wavelength of the voltage converted by the current probe.
摘要翻译：目的：提供用于测量高速功率半导体的反向恢复时间的精确测量装置，通过排除寄生元件来精确测量物体的反向恢复时间。构成：发生器（10）应用可控脉冲宽度和脉冲幅度的两个连续脉冲。开关（20）用脉冲操作。当开关短路时，电感器（30）限制电流的斜率并将电流存储为磁能。电源（40）将DC提供给电感器。被测设备（被测设备）测量反向恢复时间。电流探头（50）测量在DUT中流动的电流。示波器（60）测量由电流探头转换的电压的波长。

10. 发明授权

KR100995922B1 공핍형 접합형 전계효과 트랜지스터 보호회로 및 이를 이용한 전원장치 有权
标题翻译：用于常开型JFET和电源设备的保护电路
公开(公告)号：KR100995922B1
公开(公告)日：2010-11-22
申请号：KR1020080071249
申请日：2008-07-22
申请人： 한국전기연구원
发明人： 강인호 , 김남균 , 김상철 , 방욱 , 주성재
IPC分类号： H02M3/28 , H02M1/32
摘要： 본 발명은 전원 인가시 공핍형 접합형 전계효과 트랜지스터를 과전류에 의한 파괴로부터 보호하기 위한 보호회로 및 이를 이용한 전원장치에 관한 것으로, 정류된 직류전압을 충전하는 두 개의 DC 링크 캐패시터; 상위 DC 링크 캐패시터의 양단에 일반적인 전원회로를 구성하고 하위 DC 링크 캐패시터의 양단에는 상시개통 특성의 접합형 전계효과 트랜지스터를 초기 전원투입시 발생하는 돌입전류로부터 보호하며 접합형 전계효과 트랜지스터를 턴오프시키기에 충분한 전압을 공급해주는 레귤레이터;를 포함하여 구성되는 것을 특징으로 하는 공핍형 접합형 전계효과 트랜지스터 보호회로 및 이 보호회로가 적용된 플라이백(flyback), 피드포워드(feedforward), 하프브리지(half-bridge), 풀브리지(full-bridge) 형의 전원장치를 기술적 요지로 한다. 이와 같은 본 발명에 의한 보호회로는 구성이 간단하여 값싼 비용으로서 접합형 전계효과 트랜지스터의 장점을 살릴 수 있는 전원장치를 구현할 수 있는 장점이 있다.
공핍형 접합형 전계효과 트랜지스터, 도출전류, 보호회로, 레귤레이터

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