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1. 发明授权

KR101688377B1 다중 와이어 데이터 신호들에 대한 클록 복원 회로 有权
标题翻译：多路数据信号的时钟恢复电路
公开(公告)号：KR101688377B1
公开(公告)日：2017-01-02
申请号：KR1020167024472
申请日：2014-11-12
申请人： 퀄컴 인코포레이티드
发明人： 센고쿠쇼이치로 , 와일리조지앨런 , 이철규
IPC分类号： H04L7/033 , H04L25/14
CPC分类号： H04L7/033 , G06F13/40 , G06F13/4278 , H04L25/0292
摘要： 복수의라인인터페이스들은복수의라인인터페이스를통해확산신호를수신하도록구성된다. 확산신호는연속적인심볼들사이에보장된심볼-대-심볼상태천이들을가진심볼들을반송한다. 확산신호는제 1 라인인터페이스를통한제 1 신호를포함하는복수의천이신호들에의해정의된다. 클록신호는제 1 신호의제 1 인스턴스와제 1 신호의지연된제 2 인스턴스사이의비교에기초하여추출된다. 제 1 신호의지연된제 2 인스턴스는심볼출력을제공하기위해클록신호에기초하여샘플링된다. 클록추출회로는또한, 복수의천이신호들내의, 제 2 신호의제 1 인스턴스와, 제 2 신호의지연된제 2 인스턴스사이의추가적인비교들에기초하여클록신호를생성하도록적응되고, 여기서제 1 및제 2 신호들은상이한라인인터페이스들을통해수신된동시발생신호들이다.
摘要翻译：多个线路接口被配置为在多个线路接口上接收扩展信号。扩展信号携带符号，其中连续符号之间保证符号到符号状态转换。扩展信号由包括第一线路接口上的第一信号的多个转换信号定义。基于第一信号的第一实例和第一信号的延迟的第二实例之间的比较来提取时钟信号。基于时钟信号对第一信号的延迟第二实例进行采样以提供符号输出。时钟提取电路还适于基于多个转换信号之间的第二信号的第一实例与第二信号的延迟的第二实例之间的附加比较来生成时钟信号，其中第一和第二信号是并发的通过不同线路接口接收的信号。

2. 发明公开

KR1020160108423A 3-위상 시그널링을 위한 아날로그 거동 모델링 审中-实审
标题翻译：用于三相信号的模拟行为建模
公开(公告)号：KR1020160108423A
公开(公告)日：2016-09-19
申请号：KR1020167021576
申请日：2015-01-13
申请人： 퀄컴 인코포레이티드
发明人： 리샹 , 미다나쿨 , 라다크리쉬난바룬 , 이철규
IPC分类号： H04L25/49 , H04L25/02 , H04B17/00 , H04M1/02 , G01R31/28
CPC分类号： H04M1/0266 , G01R31/2848 , H04B17/00 , H04L25/0272 , H04L25/4917
摘要： 멀티-와이어, 멀티-위상통신링크에서아날로그거동을모델링하는시스템, 방법들및 장치가설명된다. 통신링크에서의물리적연결을표현하는디지털신호및 물리적연결을통해송신되는 3-위상신호를특성화하는가상신호가생성된다. 가상신호는물리적연결의하나이상의아날로그특성들을모델링하도록구성될수도있다. 아날로그특성들은 3-위상신호를정의하는전압상태들을포함할수도있다. 물리적연결의아날로그특성들은 3-위상신호의시그널링상태들에대응하는적어도 3 개의전압상태들을포함한다.

3. 发明授权

KR101650687B1 N-상 신호 트랜지션 정렬 有权
标题翻译： N-N相信号转换对准
公开(公告)号：KR101650687B1
公开(公告)日：2016-08-23
申请号：KR1020167003972
申请日：2014-08-07
申请人： 퀄컴 인코포레이티드
发明人： 이철규 , 와일리조지앨런
IPC分类号： G06F13/42 , H04L7/00 , H04L25/49
CPC分类号： G06F13/36 , G06F13/4063 , G06F13/4068 , G06F13/4278 , G06F13/4282 , H04L7/0033 , H04L25/14 , H04L25/4917 , H04L25/4919 , Y02D10/14 , Y02D10/151
摘要： 특히전자장치내의 2 개의디바이스들간에데이터의송신을용이하게하는시스템, 방법들및 장치가설명된다. 정보는 N-상극성인코딩된심볼들에서송신된다. 드라이버들은연속하는심볼들간의심볼주기를최소화하기위해 2 이상의커넥터들상의상태트랜지션들을정렬하도록적응되거나구성될수도있다. 드라이버들은특정트랜지션들을전진시키거나지연시키는회로들을포함할수도있다. 드라이버들은, 커넥터가비구동상태로트랜지션되는경우에도, 트랜지션주기의일부분동안커넥터의상태를구동하도록동작하는프리-엠퍼시스회로들을포함할수도있다.
摘要翻译：描述了促进数据传输的系统，方法和装置，特别是在电子设备内的两个设备之间。信息以N相极性编码符号发送。驱动器可以被适配或配置成在两个或更多个连接器上对准状态转换，以使连续符号之间的过渡周期最小化。驱动器可以包括推进或延迟某些转换的电路。驱动器可以包括预加重电路，即，即使当连接器转换到未驱动状态时，该预加重电路用于驱动连接器的一部分过渡期的状态。

4. 发明公开

KR1020160018858A ３ 위상 클록 복구 지연 교정 有权
标题翻译：三相时钟恢复延迟校准
公开(公告)号：KR1020160018858A
公开(公告)日：2016-02-17
申请号：KR1020167002783
申请日：2014-07-22
申请人： 퀄컴 인코포레이티드
发明人： 와일리조지앨런 , 이철규
IPC分类号： G06F13/42 , H04L25/02 , H04L7/033 , H04B3/02
CPC分类号： H04L7/033 , G06F13/4295 , H04B3/02 , H04L7/0004 , H04L7/0337 , H04L25/0272 , H04L25/0292 , Y02D10/14 , Y02D10/151
摘要： 특히전자장치내의 2 개의디바이스들간에데이터의송신을용이하게하는시스템, 방법들및 장치가설명된다. 정보는 N-위상극성인코딩된심볼들에서송신된다. 클록복구회로가 2 개이상의커넥터들상에서송신된프리앰블에서의상태천이들에기초하여교정될수도있다. 교정방법이설명된다. 그방법은멀티위상신호의프리앰블에서복수의천이들을검출하는단계및 멀티위상신호의클록킹주기에매칭하는지연을제공하기위해지연엘리먼트를교정하는단계를포함한다. 각각의천이는복수의검출기들중 단하나에의해검출될수도있다. 지연엘리먼트는복수의천이들중 연속적인천이들의검출들간의시간간격들에기초하여교정될수도있다.

5. 发明公开

KR1020150130335A 효율적인 N-계승 차동 시그널링 종단 네트워크 有权
标题翻译：有效的N-FACICE差分信令终止网络
公开(公告)号：KR1020150130335A
公开(公告)日：2015-11-23
申请号：KR1020157026950
申请日：2014-03-07
申请人： 퀄컴 인코포레이티드
发明人： 센고쿠쇼이치로 , 와일리조지앨런 , 이철규 , 청조셉
IPC分类号： H04L25/02 , H04L25/14 , H03H2/00
CPC分类号： H03H2/005 , H04B1/04 , H04L25/0272 , H04L25/0278 , H04L25/14 , Y02D30/30
摘要： 차동신호송신기를위한종단네트워크회로는복수의 n 개저항엘리먼트들및 복수의차동신호드라이버들을포함한다. 저항엘리먼트들의각각의제 1 단부는공통노드에커플링되고, 여기서 n 은정수값이고, 복수의차동신호들을송신하는데사용되는컨덕터들의개수이다. 각각의차동신호드라이버는양극단자드라이버및 음극단자드라이버를포함할수도있다. 양극단자드라이버는제 1 저항엘리먼트의제 2 단부에커플링되는반면, 음극단자드라이버는제 2 저항엘리먼트의제 2 단부에커플링된다. 양극단자드라이버및 음극단자드라이버는크기및 방향을갖는전류를제공하도록개별적이고독립적으로스위칭가능하다. 송신사이클동안, 저항엘리먼트들의각각은다른저항엘리먼트들과상이한크기및/또는방향의전류를갖는다.

6. 发明授权

KR102205823B1 다중 와이어 데이터 신호들을 위한 클록 복원 회로 有权
公开(公告)号：KR102205823B1
公开(公告)日：2021-01-20
申请号：KR1020157026568
申请日：2014-03-07
申请人： 퀄컴 인코포레이티드
发明人： 센고쿠쇼이치로 , 이철규 , 와일리조지앨런 , 청조셉
IPC分类号： H04L7/033 , H04L7/027 , H04L7/00 , H04L25/493 , H04L25/49 , H04L25/02
摘要： 클록복원회로가제공되고, 수신기회로및 클록추출회로를포함한다. 수신기회로는복수의데이터라인들상의차동인코딩된신호를디코딩하도록구성될수도있고, 여기서적어도하나의데이터심볼은차동인코딩된신호의상태천이들에서차동인코딩된다. 클록추출회로는상이한데이터라인들에서의스큐를보상하고데이터상태천이결함들을마스킹하면서, 상태천이들로부터유도된상태천이신호들로부터클록신호를획득하도록구성될수도있다.

7. 发明公开

KR1020170009939A 홀수 비 병렬 데이터 버스를 위한 직렬화기 및 역직렬화기 审中-实审
标题翻译：用于ODD比例并行数据总线的SERIALIZER和DESERIALIZER
公开(公告)号：KR1020170009939A
公开(公告)日：2017-01-25
申请号：KR1020167035566
申请日：2014-05-21
申请人： 퀄컴 인코포레이티드
发明人： 장러 , 수웬준 , 이철규
IPC分类号： H03M9/00 , G11C19/28
CPC分类号： G06F1/324 , G06F1/08 , G06F13/4022 , G06F13/4282 , G11C19/28 , H03M9/00 , Y02D10/14 , Y02D10/151
摘要： 홀수비 병렬데이터버스들을위한직렬화기들및 역직렬화기들이개시된다. 하나의실시형태에서, 홀수의병렬데이터비트들로동작하는직렬화기들및 역직렬화기들은하프-레이트클럭으로작동하여풀 클럭레이트에서직렬데이터스트림을제공한다. 하프-레이트클럭을제공함으로써, 직렬화기를통합한집적회로에서전력및 면적이절약된다. 또한, 7:1 직렬화기를제공함으로써, 버스는이제 MIPI C-PHY 표준과호환가능하다.
摘要翻译：公开了用于奇数比并行数据总线的串行器和解串器。在一个实施例中，以奇数个并行数据位操作的串行器和解串行器与半速率时钟一起工作，以全时钟速率提供串行数据流。通过提供半速率时钟，集成了串行器的集成电路的功率和面积是保守的。此外，通过提供7：1串行器，该总线现在与MIPI C-PHY标准兼容。

8. 发明公开

KR1020160113721A 다중 와이어 데이터 신호들에 대한 클록 복원 회로 有权
标题翻译：多路数据信号的时钟恢复电路
公开(公告)号：KR1020160113721A
公开(公告)日：2016-09-30
申请号：KR1020167024472
申请日：2014-11-12
申请人： 퀄컴 인코포레이티드
发明人： 센고쿠쇼이치로 , 와일리조지앨런 , 이철규
IPC分类号： H04L7/033 , H04L25/14
CPC分类号： H04L7/033 , G06F13/40 , G06F13/4278 , H04L25/0292 , H04L25/14
摘要： 복수의라인인터페이스들은복수의라인인터페이스를통해확산신호를수신하도록구성된다. 확산신호는연속적인심볼들사이에보장된심볼-대-심볼상태천이들을가진심볼들을반송한다. 확산신호는제 1 라인인터페이스를통한제 1 신호를포함하는복수의천이신호들에의해정의된다. 클록신호는제 1 신호의제 1 인스턴스와제 1 신호의지연된제 2 인스턴스사이의비교에기초하여추출된다. 제 1 신호의지연된제 2 인스턴스는심볼출력을제공하기위해클록신호에기초하여샘플링된다. 클록추출회로는또한, 복수의천이신호들내의, 제 2 신호의제 1 인스턴스와, 제 2 신호의지연된제 2 인스턴스사이의추가적인비교들에기초하여클록신호를생성하도록적응되고, 여기서제 1 및제 2 신호들은상이한라인인터페이스들을통해수신된동시발생신호들이다.
摘要翻译：多个线路接口被配置为在多个线路接口上接收扩展信号。扩展信号携带符号，其中连续符号之间保证符号到符号状态转换。扩展信号由包括第一线路接口上的第一信号的多个转换信号定义。基于第一信号的第一实例和第一信号的延迟的第二实例之间的比较来提取时钟信号。基于时钟信号对第一信号的延迟第二实例进行采样以提供符号输出。时钟提取电路还适于基于多个转换信号之间的第二信号的第一实例与第二信号的延迟的第二实例之间的附加比较来生成时钟信号，其中第一和第二信号是并发的通过不同线路接口接收的信号。

9. 发明授权

KR101634923B1 ３ 위상 클록 복구 지연 교정 有权
标题翻译： 3相时钟恢复延迟校准
公开(公告)号：KR101634923B1
公开(公告)日：2016-06-29
申请号：KR1020167002783
申请日：2014-07-22
申请人： 퀄컴 인코포레이티드
发明人： 와일리조지앨런 , 이철규
IPC分类号： G06F13/42 , H04L25/02 , H04L7/033 , H04B3/02
CPC分类号： H04L7/033 , G06F13/4295 , H04B3/02 , H04L7/0004 , H04L7/0337 , H04L25/0272 , H04L25/0292 , Y02D10/14 , Y02D10/151
摘要： 특히전자장치내의 2 개의디바이스들간에데이터의송신을용이하게하는시스템, 방법들및 장치가설명된다. 정보는 N-위상극성인코딩된심볼들에서송신된다. 클록복구회로가 2 개이상의커넥터들상에서송신된프리앰블에서의상태천이들에기초하여교정될수도있다. 교정방법이설명된다. 그방법은멀티위상신호의프리앰블에서복수의천이들을검출하는단계및 멀티위상신호의클록킹주기에매칭하는지연을제공하기위해지연엘리먼트를교정하는단계를포함한다. 각각의천이는복수의검출기들중 단하나에의해검출될수도있다. 지연엘리먼트는복수의천이들중 연속적인천이들의검출들간의시간간격들에기초하여교정될수도있다.
摘要翻译：描述了用于促进两个设备之间，特别是电子设备内的数据传输的系统，方法和设备。信息以N相极性编码符号传输。时钟恢复电路可以基于在两个或更多个连接器上发送的前导码中的状态转换来校准。描述校准方法。该方法包括检测多相位信号的前导码中的多个转换并校准延迟元件以提供与多相位信号的时钟周期匹配的延迟。每个转换可以仅由多个检测器中的一个检测。延迟元件可以基于检测多个流中连续的流之间的时间间隔来校准。

10. 发明授权

KR102083044B1 N-상 극성 출력 PIN 모드 멀티플렉서 有权
公开(公告)号：KR102083044B1
公开(公告)日：2020-02-28
申请号：KR1020147036625
申请日：2013-06-28
申请人： 퀄컴 인코포레이티드
发明人： 와일리조지앨런 , 라스킨글렌디 , 이철규
IPC分类号： H04L25/02 , H04L25/49 , H04L25/493 , H04L25/14 , G06F13/38

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