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1. 发明授权

KR102016725B1 데이터 출력 회로 有权
公开(公告)号：KR102016725B1
公开(公告)日：2019-09-02
申请号：KR1020130000721
申请日：2013-01-03
申请人： 에스케이하이닉스 주식회사
发明人： 차진엽 , 조진희 , 김재일
IPC分类号： G11C7/22 , G11C7/10 , G11C11/4076

2. 发明公开

KR1020170022652A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170022652A
公开(公告)日：2017-03-02
申请号：KR1020150117926
申请日：2015-08-21
申请人： 에스케이하이닉스 주식회사
发明人： 조진희
IPC分类号： G11C11/4091 , G11C11/408 , G11C7/06
CPC分类号： G11C11/4091 , G11C5/025 , G11C5/063 , G11C8/12 , G11C11/4087 , G11C11/4096 , G11C11/4099
摘要： 본발명은반도체장치에관한것으로, 센스앰프의센싱마진을향상시킬수 있도록하는기술이다. 이러한본 발명은상부영역과하부영역으로구분되어워드라인에의해활성화되는복수의매트, 복수의매트의사이사이영역에배치되며, 복수의매트로부터인가되는데이터를센싱및 증폭하는복수의센싱부, 복수의비트라인선택신호에대응하여복수의매트와상기복수의센스앰프사이의연결을제어하는복수의연결부, 및복수의매트선택신호에대응하여상부영역과하부영역의비트라인을선택적으로연결하는복수의매트분리부를포함한다.
摘要翻译：描述能够获得半导体器件的感测余量的半导体器件。半导体器件可以包括多个垫，多个感测电路，多个连接电路和多个垫分割电路。垫子分为上部区域和下部区域，并由字线激活。感测电路被布置在多个垫之间的区域中并且被配置为感测/放大从多个垫施加的数据。连接电路被配置为对应于多个位线选择信号来控制垫和感测电路之间的连接。垫分割电路被配置为与多个垫选择信号相对应地选择性地将上部区域和下部区域的位线彼此连接。

3. 发明公开

KR1020160068368A 반도체 장치, 반도체 시스템 및 반도체 장치의 테스트 방법 审中-实审
标题翻译：半导体器件，半导体系统和测试半导体器件的方法
公开(公告)号：KR1020160068368A
公开(公告)日：2016-06-15
申请号：KR1020140174019
申请日：2014-12-05
申请人： 에스케이하이닉스 주식회사
发明人： 오상묵 , 조진희
IPC分类号： H01L21/66
CPC分类号： G01R31/12 , G01R31/2644 , H01L22/14 , H01L21/00 , H01L22/10 , H01L22/12
摘要： 반도체장치는제1형반도체로도핑된반도체기판; 상기반도체기판에삽입된관통전극; 반도체기판과상기관통전극사이에형성되는절연막; 상기반도체기판의일면에상기절연막에접하여형성되고, 상기제2형반도체로도핑된액티브영역; 테스트동작시상기관통전극에제1전압을인가하는구동회로; 및테스트동작시상기액티브영역에전기적으로연결되고, 외부로부터전압이인가되는테스트패드를포함할수 있다.
摘要翻译：半导体器件包括：掺杂有第一类型半导体的半导体衬底; 插入到半导体衬底中的通孔; 形成在半导体衬底和贯通电极之间的绝缘膜; 形成为与半导体衬底的一个表面上的绝缘膜接触并且掺杂有第二类型半导体的有源区; 在测试操作中向所述通孔施加第一电压的驱动电路; 以及在测试操作中电连接到有源区的测试焊盘，并从外部施加电压。半导体器件可以检测在贯通电极周围的绝缘膜上是否产生裂纹。

4. 发明公开

KR1020140088783A 데이터 출력 회로 审中-实审
标题翻译：数据输出电路
公开(公告)号：KR1020140088783A
公开(公告)日：2014-07-11
申请号：KR1020130000721
申请日：2013-01-03
申请人： 에스케이하이닉스 주식회사
发明人： 차진엽 , 조진희 , 김재일
IPC分类号： G11C7/22 , G11C7/10 , G11C11/4076
CPC分类号： H03K3/011 , H03K5/1565
摘要： A data output circuit related to an embodiment of the present invention comprises: a delay control block for generating a clock delay signal in response to a power up signal and a reset signal; a first delay block for outputting a corrected rising clock by correcting the duty ratio of a rising clock in response to the clock delay signal; and a second delay block for outputting a corrected falling clock by correcting the duty ratio of a falling clock in response to the clock delay signal.
摘要翻译：与本发明实施例相关的数据输出电路包括：延迟控制块，用于响应于上电信号和复位信号产生时钟延迟信号; 第一延迟块，用于通过响应于时钟延迟信号校正上升时钟的占空比来输出校正的上升时钟; 以及第二延迟块，用于通过响应于时钟延迟信号校正下降时钟的占空比来输出校正的下降时钟。

5. 发明公开

KR1020140028597A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器
公开(公告)号：KR1020140028597A
公开(公告)日：2014-03-10
申请号：KR1020120095163
申请日：2012-08-29
申请人： 에스케이하이닉스 주식회사
发明人： 조진희
IPC分类号： G11C7/20 , G11C7/10
CPC分类号： G11C8/12 , G11C5/066 , G11C7/1051 , G11C7/1066 , G11C7/109 , G11C7/20 , G11C7/22 , G11C8/06 , G11C29/1201
摘要： A semiconductor memory device comprises: a reset pad for transmitting an input of an external reset signal and an external control signal; a first input buffer for outputting the external reset signal as an internal reset signal by buffering according to a buffer control signal; a second input buffer for outputting the external control signal as an internal control signal by buffering according to the buffer control signal; and an input buffer control unit for generating the buffer control signal in response to an external command. [Reference numerals] (100) Reset pad; (200) Input buffer control unit; (400) First input buffer; (500) Second input buffer; (600) Reset control unit; (700) Internal circuit control unit
摘要翻译：半导体存储器件包括：用于发送外部复位信号和外部控制信号的输入的复位焊盘; 第一输入缓冲器，用于根据缓冲器控制信号通过缓冲输出外部复位信号作为内部复位信号; 第二输入缓冲器，用于根据缓冲器控制信号通过缓冲输出外部控制信号作为内部控制信号; 以及输入缓冲器控制单元，用于响应于外部命令产生缓冲器控制信号。（附图标记）（100）复位焊盘; （200）输入缓冲器控制单元; （400）第一个输入缓冲区; （500）第二个输入缓冲器; （600）复位控制单元; （700）内部电路控制单元

6. 发明公开

KR1020130137895A 출력 인에이블 신호 생성회로 无效
标题翻译：输出使能信号发生器
公开(公告)号：KR1020130137895A
公开(公告)日：2013-12-18
申请号：KR1020120061566
申请日：2012-06-08
申请人： 에스케이하이닉스 주식회사
发明人： 최훈 , 조진희
IPC分类号： G11C7/22 , G11C8/00
CPC分类号： G11C7/222 , G11C7/1066
摘要： An output enable signal generation circuit according to the present invention comprises: an output enable reset signal generator for enabling an output enable reset signal in response to an external clock signal, a DLL locking signal and a reset signal; an output enable reset signal delayer for delaying the output enable reset signal for a set time and outputting the delayed output enable reset signal; a counter for converting the number of toggling operations of the external clock signal into a counted value in response to the output enable reset signal and the delayed output reset signal; a read command delay part for delaying the read command for a set time and outputting the delayed read command; and an output enable signal outputting part for shifting the delayed read command in synchronization with the DLL clock signal under the control of the CAS latency and the counted value and outputting the output enable signal. [Reference numerals] (110) Output enable reset signal generator;(120) Output enable reset signal delayer;(121) Output enable reset signal delay line;(122) Replica model part;(130) Counter;(140) Read command delayer;(150) Output enable signal outputting part
摘要翻译：根据本发明的输出使能信号产生电路包括：输出使能复位信号发生器，用于响应外部时钟信号，DLL锁定信号和复位信号使能输出使能复位信号; 输出使能复位信号延迟器，用于将输出使能复位信号延迟设定时间并输出延迟的输出使能复位信号; 用于响应于输出使能复位信号和延迟的输出复位信号将外部时钟信号的切换操作次数转换为计数值的计数器; 读取命令延迟部分，用于延迟读取命令一定时间并输出延迟读取命令; 以及输出使能信号输出部分，用于在CAS延迟和计数值的控制下与DLL时钟信号同步地移位延迟的读取命令，并输出输出使能信号。（110）输出使能复位信号发生器;（120）输出使能复位信号延迟器;（121）输出使能复位信号延迟线;（122）复制模型部分;（130）计数器;（140）读命令延迟器 ;（150）输出使能信号输出部分

7. 发明公开

KR1020110129030A 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법 有权
标题翻译：负载代码生成电路和包括其的半导体器件，用于设置终止抑制的方法
公开(公告)号：KR1020110129030A
公开(公告)日：2011-12-01
申请号：KR1020100048428
申请日：2010-05-25
申请人： 에스케이하이닉스 주식회사
发明人： 조진희
IPC分类号： G11C7/10 , G11C8/04
CPC分类号： H04L25/0278 , H04L25/0298
摘要： PURPOSE: An impedance code generation circuit and a semiconductor are provided to accurately correct impedance by using an accurate setting value. CONSTITUTION: In an impedance code generation circuit and a semiconductor, a pull-up code generation area(310) generates a first pull-up impedance code by comparing the voltage of a calibration node with a reference voltage. A code change part(320) computes a setting value and the first pull-up impedance code and generates a second pull up impedance code. A full down code generation part(330) generates a full down impedance code.
摘要翻译：目的：提供阻抗代码生成电路和半导体，以通过使用准确的设定值来精确地校正阻抗。构成：在阻抗代码生成电路和半导体中，上拉代码生成区域（310）通过将校准节点的电压与参考电压进行比较来生成第一上拉阻抗代码。代码改变部分（320）计算设置值和第一上拉阻抗代码并产生第二上拉阻抗代码。完整的下行代码生成部分（330）产生完全向下阻抗代码。

8. 发明公开

KR1020100083310A 반도체 메모리 장치의 전원 공급 회로 无效
标题翻译：用于半导体存储器的电源电路
公开(公告)号：KR1020100083310A
公开(公告)日：2010-07-22
申请号：KR1020090002632
申请日：2009-01-13
申请人： 에스케이하이닉스 주식회사
发明人： 김대석 , 조진희
IPC分类号： G11C5/14
CPC分类号： G11C5/14 , G11C2207/105 , H03K17/687
摘要： PURPOSE: A power supply circuit for a semiconductor memory apparatus is provided to supply an external power by a surplus power supply pad in a mode having a relative low bandwidth. CONSTITUTION: A first switching unit(120) is connected between a power source supply pad(110) and a first internal circuit(140). The first switching unit supplies an external power to the first internal circuit. A second switching unit(130) is connected between the power source supply pad and a second internal circuit(150). A second switching unit supplies an external power to the second internal circuit. The first switching unit and the second switching unit are selectively driven according bandwidth thereof. The power source supply pad is comprised of a data input/output power supply pad. The first switching unit is driven by a first control signal to operate the semiconductor memory device with a first bandwidth.
摘要翻译：目的：提供一种用于半导体存储装置的电源电路，用于以具有相对较低带宽的模式通过剩余电源焊盘提供外部电力。构成：第一开关单元（120）连接在电源供应板（110）和第一内部电路（140）之间。第一开关单元向第一内部电路提供外部电力。第二开关单元（130）连接在电源供应焊盘和第二内部电路（150）之间。第二开关单元向第二内部电路提供外部电力。第一切换单元和第二切换单元根据其带宽选择性地驱动。电源供应垫由数据输入/输出电源板组成。第一开关单元由第一控制信号驱动以以第一带宽操作半导体存储器件。

9. 发明授权

KR100965768B1 반도체 메모리 소자 失效
公开(公告)号：KR100965768B1
公开(公告)日：2010-06-24
申请号：KR1020070138020
申请日：2007-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 김대석 , 조진희
IPC分类号： G11C11/4093 , G11C11/4096
CPC分类号： G11C8/04 , G11C8/12 , G11C8/18
摘要： 본 발명은 데이터를 전송하기 위한 글로벌 입/출력 라인의 길이를 상대적으로 짧게 유지할 수 있는 반도체 메모리 소자에 관한 것이다. 컬럼 및 로우 방향으로 각각 다수 개씩 배치된 메모리 블록 - 컬럼 선택신호를 공유하는 다수의 메모리 블록 그룹으로 나누어짐 - 을 구비하는 다수의 뱅크와, 각각의 상기 뱅크의 각각의 상기 메모리 블록 그룹에 별도로 접속되며, 각각의 상기 메모리 블록 그룹에 속한 상기 메모리 블록의 데이터를 시분할 방식으로 전송하기 위한 다수의 글로벌 입/출력 라인을 구비하며, 각각의 상기 메모리 블록 그룹에 속한 상기 메모리 블록끼리는 컬럼 방향으로 인접하여 배치된 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
글로벌 입/출력 라인, 뱅크, 메모리 블록

10. 发明公开

KR1020100050883A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020100050883A
公开(公告)日：2010-05-14
申请号：KR1020080109993
申请日：2008-11-06
申请人： 에스케이하이닉스 주식회사
发明人： 김종삼 , 조진희
IPC分类号： G11C7/20 , G11C7/10 , G11C7/22
CPC分类号： G11C7/20 , G11C2207/105 , G11C2207/2227 , H03K17/22
摘要： PURPOSE: A semiconductor device is provided to initialize a semiconductor device by using minimum current for an activation range of a reset pulse. CONSTITUTION: An external reset signal input unit(200) is inputted an external reset signal having an activation range with through the set pad. A reset pulse generation unit(230) generates a reset pulse having an activation range shorter than the external reset signal in response to the external reset signal. A first initialization unit(260) initializes a plurality of fuse circuits in response to the reset pulse.
摘要翻译：目的：提供半导体器件以通过使用最小电流来对复位脉冲的激活范围进行初始化半导体器件。构成：外部复位信号输入单元（200）通过设定垫输入具有激活范围的外部复位信号。复位脉冲发生单元（230）响应于外部复位信号产生具有比外部复位信号更短的激活范围的复位脉冲。第一初始化单元（260）响应于复位脉冲初始化多个熔丝电路。

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