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1. 发明公开

KR1019990005876A 반도체 소자의 테스트 패드 형성 방법 无效
标题翻译：用于形成半导体器件的测试焊盘的方法
公开(公告)号：KR1019990005876A
公开(公告)日：1999-01-25
申请号：KR1019970030094
申请日：1997-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 이희기 , 임일호
IPC分类号： H01L21/66
摘要： 1. 청구 범위에 기재된 발명이 속한 기술 분야
본 발명은 반도체 소자의 테스트 패드 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
내부 프로빙 방식으로 디바이스의 특성 및 내부 신호를 점검할 때 메탈 패드를 이용하는 경우에는 원하고자 하는 위치에 메탈 패드를 위치시키기가 어렵고 물리적 힘에 의해 메탈간의 쇼트가 발생하는 문제점을 해결하기 위함.
3. 발명의 해결 방법이 요지
내부 프로빙 지역에 홀을 형성하여 프로빙 패드 사이의 스페이서를 감소시킬 수 있고 프로빙시 물리적 힘에 의한 메탈간의 쇼트 및 브리지를 방지할 수 있음.
4. 발명의 중요한 용도
반도체 관련 모든 분야

2. 发明公开

KR1019990004412A 반도체소자의금속배선형성방법 失效
公开(公告)号：KR1019990004412A
公开(公告)日：1999-01-15
申请号：KR1019970028503
申请日：1997-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 김태규 , 임일호
IPC分类号： H01L21/28
摘要： 1.청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 금속 실리사이드(Silicide)를 사용하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
금속 배선 형성시 금속 실리사이드층이 오픈(Open) 되어 소자의 불량을 방지 하고자 한다.
3.발명의 해결방법의 요지
금속 실리사이드층 형성 후 열처리 공정으로 층덮힘을 향상시킨다.
4.발명의 중요한 용도
반도체 소자 제조공정

3. 发明公开

KR1020000021378A 스플릿 게이트형 플래쉬 메모리 셀의 제조 방법 无效
标题翻译：用于制造分离阀类型的闪存存储单元的方法
公开(公告)号：KR1020000021378A
公开(公告)日：2000-04-25
申请号：KR1019980040404
申请日：1998-09-28
申请人： 에스케이하이닉스 주식회사
发明人： 홍성훈 , 이희기 , 임일호
IPC分类号： H01L21/82
摘要： PURPOSE: A method for manufacturing a flash memory cell of split gate type is provided to reduce a damage of a semiconductor substrate due to a stress when forming a field oxide layer, to prevent a bridge between floating gates from being generated, to improve a reliability of components by improving insulation capability between electrodes, to obtain high density of components. CONSTITUTION: A method for manufacturing a flash memory cell of split gate type includes a first through fifth steps. The first step is to pattern a first polysilicon layer by using a first mask layer after sequentially forming a tunnel oxide layer(34), the first polysilicon layer on a semiconductor substrate(31) on which a field oxide layer(32) is already formed. The second step is to delete the first mask layer, to sequentially forming a dielectric layer(36), a second polysilicon layer and a top oxide layer(38) on the overall semiconductor substrate, to form a control gate by sequentially deleting the top oxide film, the second polysilicon layer and the dielectric layer by using the second mask layer, and to expose a part of the first polysilicon layer pattern. The third step is to form a source and a drain area by using ion injection process after etching the exposed area of the field oxide layer and the tunnel oxide layer. The fourth step is to form a floating gate and to define a channel area of a select gate by etching the exposed portion of the first polysilicon layer pattern by using the second mask layer. The fifth step is to sequentially forming an insulating layer, select gate oxide layer and select gate after deleting the second mask layer.
摘要翻译：目的：提供一种用于制造分裂栅型闪存单元的方法，以在形成场氧化物层时减少由于应力引起的半导体衬底的损坏，以防止产生浮栅之间的桥，从而提高可靠性的组件，通过提高电极之间的绝缘能力，以获得高密度的部件。构成：用于制造分闸式闪存单元的方法包括第一到第五步骤。第一步是在顺序地形成隧道氧化物层（34）之后通过使用第一掩模层来图案化第一多晶硅层，在其上形成有场氧化物层（32）的半导体衬底（31）上的第一多晶硅层。第二步是删除第一掩模层，以在整个半导体衬底上依次形成介电层（36），第二多晶硅层和顶部氧化物层（38），以通过依次删除顶部氧化物形成控制栅极膜，第二多晶硅层和电介质层，并且暴露第一多晶硅层图案的一部分。第三步骤是在蚀刻场氧化物层和隧道氧化物层的暴露区域之后通过使用离子注入工艺形成源区和漏区。第四步是通过使用第二掩模层蚀刻第一多晶硅层图案的暴露部分来形成浮栅并限定选择栅极的沟道区。第五步是在删除第二掩模层之后依次形成绝缘层，选择栅极氧化物层和选择栅极。

4. 发明公开

KR1019990057404A 스플리트게이트플래쉬메모리셀의프로그램방법 失效
标题翻译：分栅闪存单元的编程方法
公开(公告)号：KR1019990057404A
公开(公告)日：1999-07-15
申请号：KR1019970077455
申请日：1997-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 홍성훈 , 임일호 , 최영배
IPC分类号： G11C16/00
摘要： 1.청구범위에 기재된 발명이 속한 기술분야
스플리트 게이트 플래쉬 메모리 셀의 프로그램 방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
스플리트 게이트 플래쉬 메모리 셀의 프로그램 동작 시간을 단축하여 프로그램 효율을 향상시킴.
3.발명의 해결방법의 요지
쇼트 펄스 발생회로의 출력 전압을 스플리트 게이트 플래쉬 메모리 셀의 프로그램게이트 전극으로 인가하여 셀의 프로그램 동작을 수행함.
4.발명의 중요한 용도
스플리트 게이트 플래쉬 메모리 셀의 프로그램.

5. 发明授权

KR100260524B1 반도체소자의금속배선형성방법 失效
标题翻译：在半导体器件中形成金属互连器的方法
公开(公告)号：KR100260524B1
公开(公告)日：2000-08-01
申请号：KR1019970028503
申请日：1997-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 김태규 , 임일호
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming the metal wire of a semiconductor device is provided to decrease the resistance of word lines and increase the electrical speed of a word line by performing a heat treatment process in a nitrogen gas ambient without depositing a nitride film. CONSTITUTION: After forming a tunnel oxide film(12), the first polysilicon film(13), an interlayer insulating film(14), the second polysilicon film(15) and TEOS film(16) on a silicon substrate(11) in turns, the tunnel oxide film(12), the first polysilicon film(13), the interlayer insulating film(14), the second polysilicon film(15) and TEOS film(16) are patterned by masking and etching, so that a memory cell is formed. A nitride film(17) is formed on the memory cell, and patterned to expose the TEOS film(16). The third polycide film(18) is formed as a word line, and a metal silicide(19) is formed thereon. Next, the heat treatment process is performed in a nitrogen gas ambient without depositing a nitride film, so that a negative slope(20) is buried fully.
摘要翻译：目的：提供一种用于形成半导体器件的金属线的方法，通过在氮气环境中进行热处理而不沉积氮化物膜来降低字线的电阻并增加字线的电速。构成：在形成隧道氧化膜（12）之后，依次形成第一多晶硅膜（13），层间绝缘膜（14），第二多晶硅膜（15）和硅衬底（11）上的TEOS膜（16）通过掩模和蚀刻对隧道氧化膜（12），第一多晶硅膜（13），层间绝缘膜（14），第二多晶硅膜（15）和TEOS膜（16）进行图案化，使得存储单元形成了。在存储单元上形成氮化物膜（17），并对其进行图案化以露出TEOS膜（16）。第三聚酰亚胺膜（18）形成为字线，并且在其上形成金属硅化物（19）。接下来，在氮气环境中进行热处理工艺，而不沉积氮化物膜，从而完全掩埋负斜率（20）。

6. 发明公开

KR1019990005859A 반도체소자의워드라인형성방법 失效
公开(公告)号：KR1019990005859A
公开(公告)日：1999-01-25
申请号：KR1019970030077
申请日：1997-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 임일호 , 양중섭
IPC分类号： H01L21/306
摘要： 1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 스플릿 게이트 구조의 플래쉬 메모리 소자에서 워드라인(Word Line) 형성방법에 관한 것으로, 특히 워드라인 형성을 위한 식각공정 후에 워드라인의 가장자리 부분에 발생되는 언더컷(Undercut)을 방지할 수 있는 플래쉬 메모리 소자의 워드라인 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
워드라인 형성을 위한 식각공정후에 발생하는 도전성 잔류물을 제거하기 위하여 실시되는 비등방성 식각시 워드라인의 가장자리 부분에 발생되는 언더컷을 방지하고자 한다.
3.발명의 해결방법의 요지
워드라인 형성을 위한 식각공정후에 발생하는 도전성 잔류물을 제거하지 않은 상태에서 절연막 스페이서를 형성한 후 식각공정으로 도전성 잔류물을 제거하여 워드라인의 언더컷 발생 및 소자의 전기적 단락을 방지할 수 있다.
4.발명의 중요한 용도
반도체 소자 제조

7. 发明公开

KR1019990004416A 반도체 소자의 플래쉬 셀 제조방법 无效
标题翻译：半导体装置快闪单元的制造方法
公开(公告)号：KR1019990004416A
公开(公告)日：1999-01-15
申请号：KR1019970028507
申请日：1997-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 김명섭 , 임일호
IPC分类号： H01L27/115
摘要： 1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 플래쉬 셀 제조방법에 관한 것으로, 특히 커플링(Coupling) 비를 증가시키는 플래쉬 셀 제조방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
플래쉬 셀에서 플로팅 게이트 역할을 하는 제 1 폴리실리콘층과 컨트롤 게이트 역할을 하는 제 2 폴리실리콘층의 인접 면적이 적어 결과적으로 커플링(Coupling)비가 감소된다.
3.발명의 해결방법의 요지
플래쉬 셀에서 플로팅 게이트 역할을 하는 제 1 폴리실리콘층과 컨트롤 게이트 역할을 하는 제 2 폴리실리콘층의 인접 면적을 증가시켜 결과적으로 커플링비가 증가한다.
4.발명의 중요한 용도
반도체 소자 제조공정

8. 发明授权

KR100274355B1 반도체소자의워드라인형성방법 失效
标题翻译：制造半导体器件字线的方法
公开(公告)号：KR100274355B1
公开(公告)日：2001-02-01
申请号：KR1019970030077
申请日：1997-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 임일호 , 양중섭
IPC分类号： H01L21/306
摘要： PURPOSE: A method for manufacturing a word line of a semiconductor device is provided to prevent undercut caused by a loss of both sides of the word line and to prevent the word lines from being electrically short-circuited by a residual polysilicon layer, by sequentially etching a silicide layer and a polysilicon layer wherein a part of the polysilicon layer is left and an insulation layer spacer is formed on the sidewall of a patterned word line. CONSTITUTION: The first conductive layer, the second conductive layer and an anti-reflective coating(ARC)(15) are sequentially formed after a floating gate and a control gate are completed on a semiconductor substrate(11) having a field oxide layer(12). The ARC, the second conductive layer and the first conductive layer are sequentially etched to leave a part of the first conductive layer. After the photoresist layer pattern(16) is removed, the insulation layer spacer(17A) is formed on the sidewall of the patterned ARC, the patterned second conductive layer and the patterned first conductive layer. The first conductive layer remaining in the portion exposed by an etch process using the ARC and the insulation layer spacer as a mask is eliminated.
摘要翻译：目的：提供一种用于制造半导体器件的字线的方法，以防止由于字线的两侧的损失而引起的底切，并且通过依次蚀刻来防止字线与剩余多晶硅层电短路硅化物层和多晶硅层，其中留下多晶硅层的一部分，并且在图案化字线的侧壁上形成绝缘层隔离物。构成：在具有场氧化物层（12）的半导体衬底（11）上完成浮置栅极和控制栅极之后，依次形成第一导电层，第二导电层和抗反射涂层（ARC）（15））。依次蚀刻ARC，第二导电层和第一导电层以留下第一导电层的一部分。在去除光致抗蚀剂层图案（16）之后，在图案化的ARC，图案化的第二导电层和图案化的第一导电层的侧壁上形成绝缘层隔离物（17A）。消除了通过使用ARC和绝缘层间隔物作为掩模的蚀刻工艺暴露的部分中残留的第一导电层。

9. 发明公开

KR1020000019975A 외부 환경 테스트시 보호막의 균열을 방지하기 위한 반도체장치의 형성방법 无效
标题翻译：形成在测试外部环境中保护膜的裂纹的半导体器件的方法
公开(公告)号：KR1020000019975A
公开(公告)日：2000-04-15
申请号：KR1019980038339
申请日：1998-09-16
申请人： 에스케이하이닉스 주식회사
发明人： 임일호
IPC分类号： H01L21/66
摘要： PURPOSE: A method for forming semiconductor device preventing crack of protect film in testing outside environment is provided to enhance the electrical characteristic and reliability by preventing the crack of the protect film due to stress. CONSTITUTION: A method for forming semiconductor device preventing crack of protect filming testing outside environment comprises a step forming an upper metal wiring(30) connected to a semiconductor device, and a step forming a protect film(40) for protecting internal elements from outside environment. The upper metal wiring is formed by sequentially depositing titanium and aluminum-copper alloy and then patterning them. The protect film is formed by depositing a silicon oxidation film(40a), a silicon on glass film(40b) and a nitration film(40c) and then performing nitrogen annealing process.
摘要翻译：目的：提供一种防止外部环境下的保护膜裂纹形成半导体器件的方法，以通过防止由于应力引起的保护膜的裂纹来增强电气特性和可靠性。构成：防止外界保护膜测试的裂纹的半导体器件的形成方法包括形成连接到半导体器件的上金属布线（30）的步骤，以及形成用于保护内部元件免受外部环境的保护膜（40）的步骤。上部金属布线通过依次沉积钛和铝 - 铜合金形成，然后对其进行图案化。保护膜通过在玻璃膜（40b）和硝化膜（40c）上沉积硅氧化膜（40a），硅，然后进行氮退火处理而形成。

10. 发明公开

KR1019990048777A 스플릿 게이트 플래쉬 셀의 워드 라인 형성 방법 无效
标题翻译：用于形成分离栅极闪存单元的字线的方法
公开(公告)号：KR1019990048777A
公开(公告)日：1999-07-05
申请号：KR1019970067549
申请日：1997-12-10
申请人： 에스케이하이닉스 주식회사
发明人： 임일호 , 김태규
IPC分类号： H01L21/306
摘要： 본 발명은 스플릿 게이트 플래쉬 셀(split gate flash cell)의 워드 라인 형성 방법에 관한 것으로, 스플릿 게이트 플래쉬 셀의 워드 라인을 형성하기 위하여, 폴리사이드층(폴리실리콘층 + 금속 실리사이드층)을 형성하고, 실렉트 게이트 마스크를 사용하여 셀 지역의 폴리사이드층을 식각하고, 주변 트랜지스터의 게이트 마스크를 사용하여 주변 회로 지역의 폴리사이드층을 식각하고, 아크 질화막(Arc nitride)을 증착한 후, 마스크를 이용하여 셀 지역의 아크 질화막은 남겨두고, 주변 회로 지역의 아크 질화막은 제거하므로, 후속공정인 폴리사이드 산화(polycide oxidation)공정시 셀 지역의 금속 실리사이드층이 산화되는 것을 방지하면서, 주변 회로 지역의 식각 손상(etch damage)이 완화되게하므로써, 소자의 신뢰성을 향상시킬 수 있는 스플릿 게이트 플래쉬 셀의 � �드 라인 형성 방법에 관한 것이다.

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