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1. 发明授权

KR100256818B1 반도체소자의 소자분리막 형성방법 失效
标题翻译：半导体元件隔离层制造方法
公开(公告)号：KR100256818B1
公开(公告)日：2000-05-15
申请号：KR1019970014437
申请日：1997-04-18
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김시범
IPC分类号： H01L21/76
摘要： PURPOSE: A method for forming an isolation layer is to improve a planarizing feature in a PECVD(plasma enhanced chemical vapor deposition) in such a manner that an inner wall of a PECVD chamber is coated with an oxide layer or a nitride layer before implementing a plasma treatment, and then implementing the plasma treatment without an in-situ cleaning. CONSTITUTION: The first and second insulating layers are formed on a semiconductor substrate(11). A trench is formed by etching the first and second insulating layers and the semiconductor substrate in a predetermined depth using an isolation mask. A thermal oxide layer is formed on the surface of the trench, and then removed. On the surface of the trench is formed a thermal oxide layer. An insulating layer is deposited on an inner wall of a chamber in which the semiconductor substrate is loaded. The surface of the semiconductor substrate is treated with N2/NH3 plasma. The trench is buried with an O3-TEOS USG(tetraethyl ortho-silicate undoped silicate glass) layer(19).
摘要翻译：目的：一种用于形成隔离层的方法是改进PECVD（等离子体增强化学气相沉积）中的平坦化特征，使得PECVD室的内壁在实施之前涂覆有氧化物层或氮化物层等离子体处理，然后实施等离子体处理，无需原位清洗。构成：第一和第二绝缘层形成在半导体衬底（11）上。通过使用隔离掩模，以预定深度蚀刻第一绝缘层和第二绝缘层和半导体衬底来形成沟槽。在沟槽的表面上形成热氧化层，然后除去。在沟槽的表面形成热氧化层。绝缘层沉积在其中加载半导体衬底的室的内壁上。用N 2 / NH 3等离子体处理半导体衬底的表面。沟槽用O3-TEOS USG（四乙基原硅酸盐未掺杂的硅酸盐玻璃）层（19）掩埋。

2. 发明授权

KR100245081B1 반도체 소자의 소자분리절연막 형성방법 失效
公开(公告)号：KR100245081B1
公开(公告)日：2000-03-02
申请号：KR1019960080250
申请日：1996-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 고재홍
IPC分类号： H01L21/76
摘要： 본 발명은 반도체 소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 패드절연막과 제 1 절연막을 형성하고 상기 제 1 절연막과 패드절연막 그리고 일정 두께의 반도체기판을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 포함한 전체 표면 상부에 실리콘막을 형성하고 상기 실리콘막을 산화시켜 열산화막을 형성한 다음, 상기 열산화막을 플라즈마 처리하고 상기 트렌치를 매립하는 제 2 절연막을 형성하는 공정으로 완전히 트렌치를 매립하되 균일하고 재현성을 갖는 소자분리절연막을 형성함으로써 후속공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

3. 发明授权

KR100220945B1 반도체 소자의 제조방법 失效
公开(公告)号：KR100220945B1
公开(公告)日：1999-09-15
申请号：KR1019960024255
申请日：1996-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 최기식 , 이승무 , 남철우
IPC分类号： H01L21/31
摘要： 본 발명은 반도체소자의 제조방법에서 평탄화에 관한 것으로서, 평탄화 공정시 ACT 처리된 표면에 대하여 O
3 -TEOS-USG막이 이상증착 현상을 갖는 점을 이용하여 증착 양상을 조절함으로써 바로 약간량의 CMP 연마로 국부적인 두께 차이없이 평탄화하였으므로, 광역 평탄화에 따라 초점심도 여유도가 증가되어 사진 공정이 용이해져 공정수율이 향상되고, 개발 기간이 단축되며, O
3 -TEOS-USG막이 저온에서 형성되므로 열 손실이 감소되며, 공정이 간단해져 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

4. 发明公开

KR1019990055137A 갭 필링과 평탄화 개선을 위한 방법 无效
标题翻译：改善间隙填充和平面化的方法
公开(公告)号：KR1019990055137A
公开(公告)日：1999-07-15
申请号：KR1019970075049
申请日：1997-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/31
摘要： 본 발명은 심한 타포로지를 갖는 기판 상에 절연막을 형성함에 있어, 갭 필링과 평탄화 특성을 개선시키므로써 공정 마진 및 소자 특성의 향상을 가져오는 반도체 소자 제조 방법을 제공하고자 하는 것으로, 이를 위하여 본 발명은 타포로지를 갖는 기판 상에 졸(Sol) 상태의 실리콘산화막을 증착하는 단계; 갭 필링과 평탄화를 위하여 상기 실리콘산화막을 물질적으로 가압하는 단계; 및 상기 실리콘산화막 내부의 수분 제거 및 치밀화를 위하여 열처리하는 단계를 포함하여 이루어진다.

5. 发明公开

KR1019970052902A 반도체소자의제조방법 失效
公开(公告)号：KR1019970052902A
公开(公告)日：1997-07-29
申请号：KR1019950046997
申请日：1995-12-06
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김현수
IPC分类号： H01L21/316
摘要： 본 발명은 반도체 소자의 제조방법에 관한 것으로서, 상하측 다결정실리콘층 패턴들 사이를 절연 및 평탄화시키는 층간절연막으로서 오존-TEOS산화막을 사용하되 막내의 수분 제거를 위하여 비교적 고온에서 인시투(in-situ)로 열처리하여 수분에 의한 불량 발생을 방지하고, 오존-TEOS 산화막 도포 전 단계에서, N
2 /NH
3 가스 플라즈마로 표면을 처리하거나 싸일랜(silane)계 플라즈마 산화막을 중착하여 오존-TEOS 산화막의 비정상적인 도포를 방지하였으므로, 공정이 간단하고, 불순물을 포함하지 않아 별도의 확산방지막이 필요치 않으며, 얕은 접합을 파괴하지 않아 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

6. 发明公开

KR1019970030645A 반도체 소자의 소자분리절연막 형성방법 失效
公开(公告)号：KR1019970030645A
公开(公告)日：1997-06-26
申请号：KR1019950045481
申请日：1995-11-30
申请人： 에스케이하이닉스 주식회사
发明人： 권성구 , 이승무
IPC分类号： H01L21/76
摘要： 본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 제 1절연막을 형성하고 그 상부에 제2절연막을 형성한 다음, 소자분리마스크를 이용한 식각공정으로 상기 제2절연막, 제1절연막 및 반도체기판을 순차적으로 식각하여 트렌치를 형성한 다음, 상기 트렌치 표면에 제3절연막을 형성하고 전체표면상부를 플라즈마처리한 다음, 전체표면상부에 O3-TEOS USG 막을 형성하여 평탄화시키고 에치백공정으로 상기 제2절연막을 노출시킨 다음, 상기 제2절연막을 습식방법으로 제거하되, 과도식각하여 상기 O3-TEOS USG막을 일부식각함으로써 간단한 공정으로 트렌치형 소자분리절연막을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술 다.

7. 发明授权

KR100367499B1 반도체소자의제조방법 失效
公开(公告)号：KR100367499B1
公开(公告)日：2003-03-06
申请号：KR1019950066164
申请日：1995-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/28
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to prevent collapse of a via hole pattern and to improve gap-filling property by using a SiH4-H2O2 oxide layer having good step coverage. CONSTITUTION: The first metal line(2) is formed on an interlayer dielectric(1). An IMD(Inter-Metal Dielectric) is formed on the first metal line(2). At this time, The IMD is sequentially stacked on the first, second and third oxide layer(3,4,5), wherein the first and third oxide layer(3,5) are made of high density plasma oxide, and the second oxide layer(4) is composed of SiH4-H2O2 oxide. After stabilizing the IMD using annealing, a via contact hole is formed. Then, the second metal line is formed to connect the first metal line(2) through the via contact hole.

8. 发明授权

KR100159016B1 반도체소자의 금속배선간 절연막의 제조방법 失效
标题翻译：用于制造半导体器件的金属线之间的绝缘膜的方法
公开(公告)号：KR100159016B1
公开(公告)日：1999-02-01
申请号：KR1019950017677
申请日：1995-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/31
CPC分类号： H01L21/76862 , H01L21/02126 , H01L21/0214 , H01L21/022 , H01L21/02274 , H01L21/02315 , H01L21/31612 , H01L21/31625 , H01L21/76826 , H01L21/76834 , H01L21/76837 , H01L21/76838 , H01L21/7685
摘要： 본 발명은 반도체소자의 금속배선간 절연막의 제조방법에 관한 것으로서, 금속배선이 되는 도전패턴을 절연막상에 형성한 후에 상기 구조의 표면을 플라즈마로 처리한 후, SiH
4 -N
2 O 혼합 가스를 사용한 굴절율 1.47 이상의 Si 과함유 산화막을 상기 구조의 전표면에 형성하며, 상기 산화막상에 O
3 -TEOS막을 형성하여 금속배선간 절연막을 완성하였으므로, O
3 -TEOS막의 성장 속도가 향상되며, 내부에 보이드등의 생성이 방지되는 등 막질이 향상되어, 절연막의 재현성이 향상되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

9. 发明公开

KR1019990004576A 반도체소자의 소자분리절연막 형성방법 失效
公开(公告)号：KR1019990004576A
公开(公告)日：1999-01-15
申请号：KR1019970028703
申请日：1997-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김시범
IPC分类号： H01L21/76
摘要： 본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 트렌치를 형성하고, 상기 트렌지 표면에 열산화막을 형성한 다음, 상기 열산화막을 친수화처리하고, SiH
4 -H
2 O
2 산화막을 고르게 증착시켜 수분제거 및 평탄화 향상을 위한 공정을 실시한 후, 캐핑레이어(capping layer)를 형성하고, 제1차 열처리공정(anneal)을 실시하여 막 내부의 수분을 제거시키고, 제2차 열처리공정을 실시하여 막질 치밀화공정을 실시함으로써 후속 화학적 기계적 연마공정(chemical mechanical polishing, 이하 CMP 라 함)을 용이하게 하고 그에 따른 고집적화를 가능하게 하는 기술이다.

10. 发明公开

KR1019980060856A 반도체용 에스.오.아이(SOI) 기판의 제조 방법 无效
标题翻译：半导体SOI衬底的制造方法
公开(公告)号：KR1019980060856A
公开(公告)日：1998-10-07
申请号：KR1019960080223
申请日：1996-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 이성은 , 이승무
IPC分类号： H01L21/20
摘要： 본 발명은 반도체용 SOI 기판의 제조방법에 관한 것으로, 트랜치 소자분리를 이용함으로써 반도체 디램 소자의 디자인 룰감소에 따라 발생하는 필드 산화막의 미성장 등과 같은 LOCOS 공정의 불안정 요인을 해결함과 동시에, 트랜치 소자분리시 트랜치의 충진을 위해 사용된 O
3 TEOS USG를 이용한 화학기계적 연마를 통해 얇고 균일한 고품질의 실리콘 활성층을 얻게 되어 후속 노광 공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율 향상을 기대할 수 있다.

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