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1. 发明授权

KR100732754B1 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100732754B1
公开(公告)日：2007-06-27
申请号：KR1020050010150
申请日：2005-02-03
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/336
摘要： 본 발명은 계단형 프로파일을 가지는 수직 채널 반도체 소자의 채널의 스텝마스크 형태를 홀 타입으로 전환하고, 게이트 폴리 CMP공정을 통하여 게이트 프로파일이 기울어지는 현상을 개선시키는 이점이 있다.
이를 위해 본 발명은 반도체 기판 위에 필드 산화막을 형성하여 활성영역과 소자분리영역을 정의하는 단계, 반도체 기판의 활성영역 위에 홀 타입 스텝마스크를 형성하는 단계, 홀 타입 스텝마스크를 마스크로 활성 영역의 반도체 기판의 일부 및 이와 인접하는 필드 산화막을 소정 깊이 식각하여 하부면, 수직면 및 상부면을 가진 계단형 프로파일을 형성하는 단계, 식각된 반도체 기판의 전면에 게이트 폴리막을 증착하는 단계, 게이트 폴리막에 CMP를 실시하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
수직, 계단형, 홀 타입, CMP

2. 发明公开

KR1020040067021A 반도체소자의 스토리지노드 콘택플러그 형성방법 无效
标题翻译：用于形成半导体器件的存储节点接触插件的方法
公开(公告)号：KR1020040067021A
公开(公告)日：2004-07-30
申请号：KR1020030003960
申请日：2003-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L27/108
摘要： PURPOSE: A method for forming a storage node contact plug of a semiconductor device is provided to restrain a conductive defect due to exposure of tungsten by performing a photoresist barrier storage node contact plug CMP process using a storage node contact blanket mask. CONSTITUTION: A gate is formed on a semiconductor substrate including a net die region and a dummy die region. A gate spacer is formed on a lateral part of the gate. The first interlayer oxide layer is formed on the entire surface of the semiconductor substrate. The semiconductor substrate between the gate spacers is exposed by removing selectively the first interlayer oxide layer. A bit line contact plug(33a) for connecting bit lines and a storage node contact plug(33b) for connecting storage nodes are formed on the exposed semiconductor substrate. A bit line(35) is formed on the bit line contact plug. The second interlayer oxide layer(41) is formed on the entire surface of the semiconductor substrate. A storage node contact hole is formed by removing selectively the second interlayer oxide layer. A storage node spacer(45) is formed on a lateral part of the storage node contact hole. A polysilicon layer for the storage node is formed on the second interlayer oxide layer. A photoresist pattern is formed on the polysilicon layer of the dummy die region. The polysilicon layer is removed from the second interlayer oxide layer of the net die region. A storage node contact plug(47b,47c) is formed on the net die region and the dummy die region by removing selectively the residual polysilicon layer pattern of the net die region and the polysilicon layer of the dummy die region.
摘要翻译：目的：提供一种用于形成半导体器件的存储节点接触插塞的方法，以通过使用存储节点接触覆盖掩模执行光致抗蚀剂阻挡层存储节点接触插塞CMP工艺来抑制由于钨的暴露引起的导电缺陷。构成：在包括网管芯区域和虚设管芯区域的半导体衬底上形成栅极。栅极间隔件形成在栅极的侧面部分上。第一层间氧化层形成在半导体衬底的整个表面上。通过选择性地去除第一层间氧化物层，露出栅极间隔物之间的半导体衬底。用于连接位线的位线接触插头（33a）和用于连接存储节点的存储节点接触插头（33b）形成在暴露的半导体衬底上。位线（35）形成在位线接触插塞上。第二层间氧化物层（41）形成在半导体衬底的整个表面上。存储节点接触孔通过选择性地去除第二层间氧化物层而形成。存储节点间隔物（45）形成在存储节点接触孔的侧面部分上。用于存储节点的多晶硅层形成在第二层间氧化物层上。在虚设裸片区域的多晶硅层上形成光刻胶图案。从网模区域的第二层间氧化物层去除多晶硅层。存储节点接触插头（47b，47c）通过选择性地去除裸芯片区域和虚设管芯区域的多晶硅层的剩余多晶硅层图案而形成在净管芯区域和虚设管芯区域上。

3. 发明公开

KR1020040002246A 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020040002246A
公开(公告)日：2004-01-07
申请号：KR1020020037694
申请日：2002-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/28
摘要： PURPOSE: A method for fabricating a semiconductor device is provided to prevent a tungsten layer of a metal gate electrode from being exposed, by forming the tungsten layer on a polycrystalline silicon layer for forming a landing plug, by etching the tungsten layer of a cell part and the upper portion of the polycrystalline silicon layer and by performing a chemical mechanical polishing(CMP) process of forming the landing plug. CONSTITUTION: An interlayer dielectric(45) is formed on a lower structure wherein the cell part and a peripheral part are defined such that the lower structure includes a lower interconnection having a hard mask layer(39) in its upper portion. The interlayer dielectric is etched to form a contact hole for a plug in the cell part through a photolithography process using a mask for the plug. A polycrystalline silicon layer and a metal layer(51) are sequentially formed on the contact hole for the plug and the interlayer dielectric. The metal layer in the cell part is etched through a photolithography process using a mask including a light transmission part only in the cell part. The upper portion of the polycrystalline silicon layer in the cell part is etched to generate a step between the cell part and the peripheral part. The metal layer, the polycrystalline silicon layer and the interlayer dielectric are blanket-etched by using the hard mask layer as an etch barrier layer wherein a plug of the polycrystalline silicon layer is formed.
摘要翻译：目的：提供一种制造半导体器件的方法，通过在形成层叠塞的多晶硅层上形成钨层，通过蚀刻电池部分的钨层来防止金属栅电极的钨层暴露和多晶硅层的上部，并且通过进行形成着陆塞的化学机械抛光（CMP）工艺。构成：在下部结构上形成层间电介质（45），其中电池部分和周边部分被限定为使得下部结构包括在其上部具有硬掩模层（39）的下部互连。蚀刻层间电介质以通过使用插头掩模的光刻工艺形成用于电池部件中的插塞的接触孔。在插塞和层间电介质的接触孔上依次形成多晶硅层和金属层（51）。通过使用仅在电池部分中包括光透射部分的掩模的光刻工艺来蚀刻电池部分中的金属层。蚀刻单元部分中的多晶硅层的上部，以在单元部分和周边部分之间产生一个台阶。通过使用硬掩模层作为形成多晶硅层的插塞的蚀刻阻挡层来对金属层，多晶硅层和层间电介质进行覆盖蚀刻。

4. 发明授权

KR100319169B1 반도체소자의 저장전극 형성방법 失效
标题翻译：形成半导体器件存储电极的方法
公开(公告)号：KR100319169B1
公开(公告)日：2002-01-04
申请号：KR1019990063575
申请日：1999-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 이명신 , 윤종윤
IPC分类号： H01L27/108
摘要： 본발명은반도체소자의저장전극형성방법에관한것으로, 실린더형저장전극을형성하기위해희생절연막패턴을형성하고, 상기희생절연막패턴상부에후속저장전극용도전층을형성하고, 평탄화를위해상기희생절연막패턴과동일한박막을적층하고, 식각방지막을형성하여적층구조를형성한다음, 저장전극마스크를식각마스크로사용하여상기적층구조를식각한후, 상기식각방지막을제거하여상기박막을노출시킴으로써후속화학적기계적연마(chemical mechanical polishing, CMP)공정시저장전극상부가손상되는것을방지하여저장전극의표면적이감소되는것을방지하고저장전극간에브리지가발생하는것을방지하여소자의전기적특성및 신뢰성을향상시키고반도체소자의고집적화를가능하게하는기술이다.
摘要翻译：本发明中，所述牺牲绝缘膜于，圆柱形存储形成牺牲绝缘膜图案，以形成电极，并且形成一个随后的存储电极使用的半导体器件的形成存储电极的方法在牺牲绝缘膜的上部图案导电层，以及平坦化图案化以形成层压结构，然后使用存储电极掩模作为蚀刻掩模蚀刻叠层结构，然后去除蚀刻停止层以暴露薄膜，机械抛光（化学机械抛光，CMP）处理所存储的电极防止了顶部部分被破坏，以防止在所述存储电极的表面面积的减少，和防止桥接之间产生的存储电极，以提高器件和半导体的电特性和可靠性这是一种能够实现设备高度集成的技术。

5. 发明公开

KR1020010063260A 반도체 소자의 제조방법 无效
标题翻译：半导体器件的制造方法
公开(公告)号：KR1020010063260A
公开(公告)日：2001-07-09
申请号：KR1019990060290
申请日：1999-12-22
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/31
摘要： PURPOSE: A manufacturing method of semiconductor device is provided to simplify manufacturing steps, and to prevent defect such as a void from an isolation layer. CONSTITUTION: Word lines(2) are formed on a semiconductor substrate(1). To insulate the word lines(2) and flatten the surface, the first insulation layer(3) is vaporized and flattened on the substrate(1). After doping the first oxide layer, a mask pattern is made, and the first and the second contact hole(6,7) are built by etching the exposed the first oxide layer and the insulation layer(3). Removing the mask pattern, a bit line plug(8) and the first plug of capacitor(9) are constructed in each of the first and the second contact hole(6,7). The second oxide layer such as a PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) layer covers the whole structure. Being doped the second insulation layer(11), an anti-reflective layer is vaporized. Etching the second insulation layer part and the second oxide layer part following the shape of second mask pattern, the third and the fourth contact hole(14,15) are made. For filling the third and fourth contact hole(14,15), a doped polysilicon is evaporated. A bit line(16a) and the second plug of capacitor(16b) are produced in the third and the fourth contact hole(14,15), respectively, to contact the bit line plug(8) and the first plug of capacitor(9). The third insulation layer(17), a nitride layer(18), the third oxide layer(19) are formed in order.
摘要翻译：目的：提供半导体器件的制造方法以简化制造步骤，并且防止诸如隔离层的空隙等缺陷。构成：字线（2）形成在半导体衬底（1）上。为了使字线（2）绝缘并使表面变平，第一绝缘层（3）在衬底（1）上蒸发并变平。在掺杂第一氧化物层之后，制造掩模图案，并且通过蚀刻暴露第一氧化物层和绝缘层（3）来构建第一和第二接触孔（6,7）。在第一和第二接触孔（6,7）的每一个中构造去除掩模图案，位线插头（8）和电容器（9）的第一插头。诸如PE-TEOS（等离子增强四乙基硅酸钠）层的第二氧化物层覆盖整个结构。掺杂第二绝缘层（11）时，抗反射层被蒸发。根据第二掩模图案的形状蚀刻第二绝缘层部分和第二氧化物层部分，制成第三和第四接触孔（14,15）。为了填充第三和第四接触孔（14,15），蒸发掺杂的多晶硅。在第三和第四接触孔（14,15）中分别产生位线（16a）和电容器（16b）的第二插头，以接触位线插头（8）和电容器（9）的第一插头）。依次形成第三绝缘层（17），氮化物层（18），第三氧化物层（19）。

6. 发明授权

KR100280807B1 반도체 소자의 제조 방법 失效
公开(公告)号：KR100280807B1
公开(公告)日：2001-03-02
申请号：KR1019980060353
申请日：1998-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 안기철 , 이명신
IPC分类号： H01L21/31
摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로, DRAM 소자의 캐패시터를 형성하는 과정중 셀 지역과 주변회로 지역의 산화막을 전면 건식 식각에 의해 제거하고, 후속 공정에서 필요 없는 부위의 폴리실리콘층을 제거하고자할 때, 주변회로 지역에 남아 있는 산화막으로 인해 하부의 폴리실리콘층이 완전히 제거되지 않아 습식 식각에 의해 산화막을 제거하거나, 콘택을 형성할 때 문제를 일으키는 것을 방지하고자 폴리실리콘층 위의 산화막을 증착하기 전에 주변회로 지역의 하부 전극을 미리 식각한 다음 폴리실리콘층 위에 산화막을 증착하고, 전면 건식 식각에 의해 셀 지역 위의 필요 없는 폴리실리콘층을 제거하는 반도체 소자의 캐패시터를 형성하는 방법이 개시된다.

7. 发明公开

KR1020000043038A 반도체소자의제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020000043038A
公开(公告)日：2000-07-15
申请号：KR1019980059341
申请日：1998-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 이명신 , 문영화
IPC分类号： H01L27/108
摘要： PURPOSE: A method for fabricating a semiconductor device is provided to prevent cracks in an oxide layer by lessening stress of the layer. CONSTITUTION: A method for fabricating a semiconductor device comprises forming a nitride layer(4) only on a cell region(A) after forming bit lines, forming a first insulating layer(5), etching the first insulating layer(5) to expose the nitride layer(4) on the cell region, wherein a portion of the nitride layer(4) remains between the bit lines, forming a second insulating layer(6), polishing the second insulating layer(6) to make it plane, forming contact holes, forming a polysilicon layer(8), coating photoresist(9), exposing the second insulating layer(6) by removing the photoresist(9) and the polysilicon layer(8), and etching the second insulating layer(6) to a certain thickness.
摘要翻译：目的：提供一种制造半导体器件的方法，以通过减轻该层的应力来防止氧化物层中的裂纹。构成：制造半导体器件的方法包括在形成位线之后仅在单元区域（A）上形成氮化物层（4），形成第一绝缘层（5），蚀刻第一绝缘层（5）以使氮化物层（4），其中所述氮化物层（4）的一部分保留在所述位线之间，形成第二绝缘层（6），抛光所述第二绝缘层（6）使其平坦，形成接触形成多晶硅层（8），涂覆光致抗蚀剂（9），通过去除光致抗蚀剂（9）和多晶硅层（8）暴露第二绝缘层（6），并将第二绝缘层（6）蚀刻到一定厚度。

8. 发明公开

KR1020090116062A 반도체 소자의 랜딩 플러그 컨택 형성방법 无效
标题翻译：用于在半导体器件中形成接地插入接头的方法
公开(公告)号：KR1020090116062A
公开(公告)日：2009-11-11
申请号：KR1020080041746
申请日：2008-05-06
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/28 , H01L21/306 , H01L21/304
CPC分类号： H01L21/76883 , H01L21/3212 , H01L21/32134 , H01L21/823475 , H01L27/108
摘要： PURPOSE: A method for forming a landing plug contact of a semiconductor device is provided to implement insulation between contact plugs by etching an upper side of a conductive layer using a wet etchant. CONSTITUTION: A plurality of gate patterns(110) are formed on a semiconductor substrate(100). An interlayer insulation layer(130) covering the gate pattern is formed. An opening to expose the semiconductor substrate is formed by etching the interlayer insulation layer of the region to form a landing plug contact(160a). A conductive layer is formed to fill the opening. The conductive layer is etched back to remain in the only opening. The landing plug contact is formed by wet etching the upper side of the conductive layer.
摘要翻译：目的：提供一种用于形成半导体器件的层叠接头的方法，以通过使用湿蚀刻剂蚀刻导电层的上侧来实现接触插塞之间的绝缘。构成：在半导体衬底（100）上形成多个栅极图案（110）。形成覆盖栅极图案的层间绝缘层（130）。通过蚀刻该区域的层间绝缘层来形成露出半导体衬底的开口，以形成一个着陆插头触点（160a）。形成导电层以填充开口。导电层被回蚀以保持在唯一的开口中。通过湿式蚀刻导电层的上侧形成着陆塞接头。

9. 发明授权

KR100745075B1 반도체 장치의 랜딩플러그 콘택 형성 방법 失效
标题翻译：成型方法半导体器件的着陆插头接触
公开(公告)号：KR100745075B1
公开(公告)日：2007-08-01
申请号：KR1020010036416
申请日：2001-06-25
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/283
摘要： 본 발명은 반도체 장치의 랜딩플러그 콘택 형성 방법에 관한 것으로, 랜딩플러그 콘택 형성 방법에 있어서, 랜딩 플러그 콘택이 형성되는 영역 식각시에 하드마스크 나이트 라이드막의 일부를 식각하여 랜딩플러그 콘택이 형성되는 영역과의 단차를 두고, 랜딩 플러그 폴리막 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착한 후 연마하는데 연마 특성상 높이가 높은 영역의 연마율이 크기 때문에 콘택이 형성되는 영역과 콘택이 형성되지 않는 영역의 높이가 균일하게 제어되기 때문에 랜딩플러그 콘택을 결함을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

랜딩플러그, 콘택, 나이트라이드, 폴리, 워드라인

10. 发明公开

KR1020060089079A 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020060089079A
公开(公告)日：2006-08-08
申请号：KR1020050010150
申请日：2005-02-03
申请人： 에스케이하이닉스 주식회사
发明人： 이명신
IPC分类号： H01L21/336
摘要： 본 발명은 계단형 프로파일을 가지는 수직 채널 반도체 소자의 채널의 스텝마스크 형태를 홀 타입으로 전환하고, 게이트 폴리 CMP공정을 통하여 게이트 프로파일이 기울어지는 현상을 개선시키는 이점이 있다.
이를 위해 본 발명은 반도체 기판 위에 필드 산화막을 형성하여 활성영역과 소자분리영역을 정의하는 단계, 반도체 기판의 활성영역 위에 홀 타입 스텝마스크를 형성하는 단계, 홀 타입 스텝마스크를 마스크로 활성 영역의 반도체 기판의 일부 및 이와 인접하는 필드 산화막을 소정 깊이 식각하여 하부면, 수직면 및 상부면을 가진 계단형 프로파일을 형성하는 단계, 식각된 반도체 기판의 전면에 게이트 폴리막을 증착하는 단계, 게이트 폴리막에 CMP를 실시하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
수직, 계단형, 홀 타입, CMP
摘要翻译：本发明具有将在具有孔沟道型的台阶状轮廓的垂直沟道半导体装置的形式的掩模步骤的优点，提高的现象，栅极轮廓倾斜与栅极聚CMP工艺。

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