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1. 发明公开

KR1020170096733A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170096733A
公开(公告)日：2017-08-25
申请号：KR1020160018334
申请日：2016-02-17
申请人： 에스케이하이닉스 주식회사
发明人： 김도연
IPC分类号： H01L27/115
CPC分类号： H01L27/11556 , H01L21/28273 , H01L21/28282 , H01L21/31105 , H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 반도체장치는제1 방향으로배열된제1 채널막들; 상기제1 방향과교차된제2 방향으로상기제1 채널막들과이웃하고, 상기제1 방향으로배열된제2 채널막들; 상기제1 및제2 채널막들의측벽을감싸면서적층된절연막들; 및상기절연막들의사이에개재되고, 상기제2 채널막들의일부측벽을감싸면서상기제1 방향으로확장된제1 금속패턴및 상기제1 채널막들의측벽및 상기제2 채널막들의나머지측벽을감싸면서상기제1 방향으로확장된제2 금속패턴을포함하는도전막들을포함한다.
摘要翻译：一种半导体器件包括：沿第一方向布置的第一沟道膜; 第二沟道膜在与第一方向相交的第二方向上与第一沟道膜相邻并沿第一方向排列; 堆叠在第一和第二通道膜的侧壁周围的绝缘膜; 并且，第一金属图案介于绝缘膜之间，第一金属图案在第一方向上延伸，同时覆盖第二沟道膜的一部分侧壁，并且第一沟道膜的侧壁和第二沟道膜的其余侧壁以及沿第一方向延伸的第二金属图案。

2. 发明授权

KR101116727B1 반도체소자의 절연막 형성방법 失效
标题翻译：在半导体器件中形成绝缘层的方法
公开(公告)号：KR101116727B1
公开(公告)日：2012-02-22
申请号：KR1020090057011
申请日：2009-06-25
申请人： 에스케이하이닉스 주식회사
发明人： 김태중 , 김수호 , 김도연
IPC分类号： H01L21/336
摘要： 본 발명의 반도체소자의 절연막 형성방법은, 실리콘옥사이드(SiO
2 )가 형성된 반도체기판을 챔버 내로 로딩하는 단계와, 챔버 내부에 비활성기체를 주입하여 비활성기체 분위기에서 플라즈마를 점화(ignition)시키는 단계, 및 챔버 내에 질소가스를 주입하여 실리콘옥사이드(SiO
2 )를 질화시키는 단계를 포함한다.
실리콘옥시나이트라이드, 플라즈마 질화, 게이트절연막, 램프 업(ramp up)

3. 发明公开

KR1020140000771A 반도체 장치 및 그 제조방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140000771A
公开(公告)日：2014-01-06
申请号：KR1020120067955
申请日：2012-06-25
申请人： 에스케이하이닉스 주식회사
发明人： 김병규 , 이태혁 , 박규태 , 김도연
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/28
CPC分类号： H01L21/76838 , H01L21/76829 , H01L21/76897 , H01L27/10888 , H01L27/10891
摘要： The purpose of the present invention is to provide a semiconductor device and a method for fabricating the same to improve the signal transmission properties of a conductive pattern by stably reducing the dielectric constant of a capping film for covering the conductive pattern. To achieve this, the semiconductor device according to the present invention includes a plurality of conductive patterns; and a capping film which covers the conductive patterns which has a plurality of insulating films piled up one after another. The capping film may include an insulating film which has one or more porous structures.
摘要翻译：本发明的目的是提供一种半导体器件及其制造方法，通过稳定地降低用于覆盖导电图案的封盖膜的介电常数来改善导电图案的信号传输性能。为了实现这一点，根据本发明的半导体器件包括多个导电图案; 以及覆盖导电图案的封盖膜，其具有一个接一个地堆叠的多个绝缘膜。封盖膜可以包括具有一个或多个多孔结构的绝缘膜。

4. 发明公开

KR1020170062209A 패드부 및 라인부를 가진 미세 패턴을 형성하는 방법 审中-实审
标题翻译：形成具有焊盘部分和线部分的精细图案的方法
公开(公告)号：KR1020170062209A
公开(公告)日：2017-06-07
申请号：KR1020150167733
申请日：2015-11-27
申请人： 에스케이하이닉스 주식회사
发明人： 김도연
IPC分类号： H01L21/027 , H01L21/033 , H01L21/311
CPC分类号： H01L21/76816 , H01L21/0337 , H01L21/31144 , H01L21/32139 , H01L21/76877 , H01L21/76885 , H01L27/105
摘要： 베이스(base)층상에파티션블록(block)부, 파티션블록부에마주보도록설정된제1오픈영역(open region), 및파티션블록부의일 측면으로부터가지형상(branch)으로끝단부들이제1오픈영역으로향하도록각각연장되는파티션제1라인(line)부들을포함하는파티션(partition)을형성하고, 상기파티션측벽에스페이서(spacer)를부착하여, 파티션의제1오픈영역에중첩되는제2오픈영역을제공하며제1라인부들측벽에부착된스페이서를형성하고, 파티션을제거하여파티션블록부에중첩되는제3오픈영역을노출하고스페이서들사이영역을노출하고, 스페이서에의해노출된영역들을채워는제3라인부들, 제2오픈영역을채우는제1패드블록부, 및제3오픈영역을채우는제2패드블록부를포함하는대상층패턴(target pattern)을형성하고, 제1 및제2패드블록부들을다수의패드부들로분리하는미세패턴형성방법을제시한다.
摘要翻译：设置为面对分隔块部分的第一开放区域和从分隔块的一侧延伸到第一开放区域的第二开放端部区域。并且隔板附接到隔板的侧壁以提供与隔板的第一开放区域重叠的第二开放区域，形成附接到第一线部分的侧壁的间隔件，去除分隔件以暴露与分隔块部分重叠的第三开放区域，暴露间隔件之间的区域，并且填充由间隔件暴露的区域，形成包括线部分的目标图案，填充第二开放区域的第一焊盘块部分和填充第三开放区域的第二焊盘块部分，以及将第一和第二焊盘块部分形成为多个焊盘部分形成一个好的模式法律呈现。

5. 发明公开

KR1020110121469A 하이브리드 산화를 이용한 트랜지스터의 게이트 유전층 형성 방법 无效
标题翻译：通过使用杂化氧化制备晶体管的氧化物层的方法
公开(公告)号：KR1020110121469A
公开(公告)日：2011-11-07
申请号：KR1020100041069
申请日：2010-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 진승우 , 박규태 , 진준배 , 김도연
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66348 , H01L21/2255 , H01L21/67069 , H01L29/4232
摘要： PURPOSE: A gate dielectric layer formation method of a transistor which uses hybrid oxidation is provided to increase the thickness of a gate dielectric layer in a floor part or lateral wall of a recess part, thereby improving refresh properties of DRAM(Dynamic Random Access Memory) transistor. CONSTITUTION: A recess part(201) is arranged in an active area of a semiconductor substrate. A sacrificial plasma oxidation process is performed on the surface of the recess part and active area in order to eliminate a damaged layer and impurities. A sacrificial oxidation film is dry-etched. A first gate dielectric layer(320) is arranged by performing plasma oxidation on the upper surface of the recess part and active area. A gate dielectric layer is arranged by arranging a second gate dielectric layer(330) on the first gate dielectric layer using radical oxidation.
摘要翻译：目的：提供使用混合氧化的晶体管的栅极介电层形成方法，以增加凹部的地板部分或侧壁中的栅极电介质层的厚度，从而改善DRAM（动态随机存取存储器）的刷新特性，晶体管。构成：凹部（201）布置在半导体衬底的有源区域中。在凹部和有源区域的表面上进行牺牲等离子体氧化处理，以消除受损层和杂质。牺牲氧化膜被干蚀刻。通过在凹部的上表面和有源区域上进行等离子体氧化来配置第一栅极介电层（320）。通过使用自由基氧化在第一栅极介电层上布置第二栅极介电层（330）来布置栅极介电层。

6. 发明授权

KR102029923B1 반도체 장치 및 그의 제조 방법 有权
公开(公告)号：KR102029923B1
公开(公告)日：2019-11-29
申请号：KR1020130063000
申请日：2013-05-31
申请人： 에스케이하이닉스 주식회사
发明人： 김지인 , 김도연
IPC分类号： H01L29/78 , H01L21/336 , H01L27/108 , H01L21/8242

7. 发明公开

KR1020170137563A 불휘발성 메모리 소자의 제조방법 审中-实审
标题翻译：制造非易失性存储器件的方法
公开(公告)号：KR1020170137563A
公开(公告)日：2017-12-13
申请号：KR1020160069871
申请日：2016-06-03
申请人： 에스케이하이닉스 주식회사
发明人： 김도연
IPC分类号： H01L27/115 , H01L21/768 , H01L29/423
摘要： 불휘발성메모리소자의제조방법은, 기판상에절연막및 희생막을교대로반복하여적층된적층구조물을관통하는복수개의채널막들을형성하는단계; 채널막들가운데, 인접하는채널막들사이를일부차단하는하드마스크막패턴을형성하는단계; 적층구조물의최상층부의일부영역을노출시키는제1 개구부및 하드마스크막패턴의표면일부를노출시키는제2 개구부를포함하는마스크패턴을형성하는단계; 마스크패턴을식각배리어로한식각공정으로적층구조물을모두관통하는제1 트렌치홀 및적층구조물을일부관통하는제2 트렌치홀을형성하는단계; 제1 및제2 트렌치홀을각각채우는제1 및제2 분리막패턴을형성하는단계; 채널막들사이에적층된적층구조물을식각하여희생막들의측벽을노출시키는제3 트렌치홀을형성하는단계; 노출된희생막들을제거하여개구부들을형성하는단계; 개구부들을도전막으로매립하여게이트전극막들을형성하는단계; 및제3 트렌치홀을채우는제3 분리막패턴을형성하는단계를포함한다.
摘要翻译：一种制造非易失性存储器件的方法包括：通过在衬底上交替地重复绝缘膜和牺牲膜来形成通过堆叠结构的多个沟道膜; 在沟道膜中形成部分阻挡相邻沟道膜的硬掩模膜图案; 形成掩模图案，所述掩模图案包括暴露所述层压结构的所述最上层的一部分的第一开口以及暴露所述硬掩模膜图案的所述表面的一部分的第二开口; 通过掩模图案蚀刻工艺形成穿透所有堆叠结构的第一沟槽孔;以及形成部分地穿透堆叠结构的第二沟槽孔; 形成第一和第二分隔图案以分别填充第一和第二沟槽孔; 蚀刻沟道膜之间的叠层结构以形成暴露牺牲膜的侧壁的第三沟槽孔; 去除暴露的牺牲层以形成开口; 用导电膜填充开口以形成栅电极膜; 并形成填充第三沟槽孔的第三分离膜图案。

8. 发明公开

KR1020140141347A 반도체 장치 및 그의 제조 방법 审中-实审
标题翻译：用于制造具有侧面接触的半导体器件的方法
公开(公告)号：KR1020140141347A
公开(公告)日：2014-12-10
申请号：KR1020130063000
申请日：2013-05-31
申请人： 에스케이하이닉스 주식회사
发明人： 김지인 , 김도연
IPC分类号： H01L29/78 , H01L21/336 , H01L27/108 , H01L21/8242
CPC分类号： H01L29/4236 , H01L21/76 , H01L21/76229 , H01L21/823814 , H01L21/823878 , H01L27/10876 , H01L29/785 , H01L21/76232 , H01L29/66621 , H01L29/66795
摘要： 본 기술은 패싱게이트와 인접한 셀 간의 오버랩 영역을 감소시킬 수 있고, 로우 해머링 및 GIDL을 개선할 수 있는 반도체 장치 및 그의 제조방법을 제공하며, 본 실시예는 소자분리영역이 형성된 기판; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치에 매립된 게이트전극; 및 상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고, 상기 활성영역 사이의 게이트전극 아래에 형성된 핀을 포함하는 반도체 장치를 포함하여, 매립게이트 형성을 위한 트렌치를 핀을 갖는 트렌치로 형성하여 인접 셀과의 오버랩을 감소시키는 효과, 패싱게이트의 로우 해머링 개선 및 GIDL 개선의 효과가 있다.
摘要翻译：提供了一种减少通过栅极和相邻电池之间的重叠区域并改善低锤击和GIDL的半导体器件及其制造方法。本实施例包括形成在器件隔离区中的衬底; 形成在器件隔离区中的沟槽; 埋在沟槽中的栅电极; 以及由栅电极隔开的相邻的有源区。半导体器件包括形成在有源区之间的栅电极下的鳍。形成具有形成掩埋栅极的翅片的沟槽，从而减少与相邻电池的重叠，并改善通过门和GIDL的较低锤击。

9. 发明公开

KR1020100138466A 반도체소자의 절연막 형성방법 失效
标题翻译：在半导体器件中形成绝缘层的方法
公开(公告)号：KR1020100138466A
公开(公告)日：2010-12-31
申请号：KR1020090057011
申请日：2009-06-25
申请人： 에스케이하이닉스 주식회사
发明人： 김태중 , 김수호 , 김도연
IPC分类号： H01L21/336
摘要： PURPOSE: A semiconductor device insulating layer forming method is provided to improve the property of an insulation layer by controlling the distribution of nitride ion within the silicon oxynitride. CONSTITUTION: A semiconductor substrate(100) formed with the silicon oxide is loaded into a chamber. The plasma is ignited while being surrounded by inert gas by injecting inert gas into the chamber. The nitrogen gas is injected within the chamber in order to ignite the silicon oxide. The step of igniting the plasma is implemented in the temperature of 100 to 600 degree.
摘要翻译：目的：提供半导体器件绝缘层形成方法，以通过控制氮氧化硅内氮化物离子的分布来改善绝缘层的性能。构成：将形成有氧化硅的半导体衬底（100）装入室中。等离子体在被惰性气体包围的同时被注入惰性气体。在室内注入氮气以点燃氧化硅。点火等离子体的步骤在100〜600度的温度下进行。

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