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1. 发明公开

KR1020090007204A 집적 회로 소자 및 이의 제조 방법 无效
标题翻译：集成电路设备和制造方法
公开(公告)号：KR1020090007204A
公开(公告)日：2009-01-16
申请号：KR1020080035268
申请日：2008-04-16
申请人： 삼성전자주식회사 , 글로벌파운드리즈 싱가포르 피티이 엘티디 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게
发明人： 강대권 , 이태훈 , 김전중 , 박재언 , 알렌,스코트디. , 첸,팡 , 팡,선페이 , 후에빈거,프랭크 , 탕,텍정
IPC分类号： H01L21/8238
CPC分类号： H01L21/823807 , H01L21/823871 , H01L21/823878 , H01L29/665 , H01L29/7843
摘要： An integrated circuit device and a manufacturing method thereof are provided to improve reliability of a device by using a dual stress formation layer for improving mobility of a charge carrier. A first active area(108) and a second active area(109) are defined. A first transistor(140a) is formed on the first active area. A second transistor(140b) is formed on the second active area. A substrate(105) in which an element separation region is formed is provided between the first active area and the second active area. A first stress layer(160a) forming a first stress for improving mobility of a second charge carrier is formed on the substrate so as to cover the first transistor. A second stress layer(160b) forming a second stress for improving mobility of a first charge carrier is formed on the substrate. The second stress layer is formed to be overlapped with the first stress layer on the element separation region. By polishing the substrate, a part of the second stress layer overlapped with the first stress layer is removed. The substrate is polished so that a border between the second stress layer and the first stress layer can have an upper side without a gap.
摘要翻译：提供一种集成电路器件及其制造方法，以通过使用用于提高电荷载流子迁移率的双应力形成层来提高器件的可靠性。定义第一有效区域（108）和第二活动区域（109）。第一晶体管（140a）形成在第一有源区上。第二晶体管（140b）形成在第二有源区上。在第一有效区域和第二有效区域之间设置有形成元件分离区域的基板（105）。形成用于提高第二电荷载流子迁移率的第一应力的第一应力层（160a），以覆盖第一晶体管。形成用于提高第一电荷载流子迁移率的第二应力的第二应力层（160b）形成在基板上。第二应力层形成为与元件分离区域上的第一应力层重叠。通过抛光基板，去除与第一应力层重叠的第二应力层的一部分。抛光基板，使得第二应力层与第一应力层之间的边界可以具有没有间隙的上侧。

2. 发明公开

KR1020100014192A 콘택홀 내의 박막 절연 라이너를 이용하여 집적 회로 장치를 형성하는 방법 无效
标题翻译：使用薄电绝缘衬垫在接触孔中形成集成电路器件的方法
公开(公告)号：KR1020100014192A
公开(公告)日：2010-02-10
申请号：KR1020090070863
申请日：2009-07-31
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 박재언 , 곽준근 , 최진우 , 팡,순페이 , 얀,지앙
IPC分类号： H01L21/28 , H01L21/205
CPC分类号： H01L21/823475 , H01L21/76828 , H01L21/76831 , H01L21/823425
摘要： PURPOSE: A methods of forming an integrated circuit device is provided to prevent a short circuit between adjacent contact holes by evaporating a thin film insulating liner on the sidewall of a contact hole. CONSTITUTION: An insulating layer having a contact hole is formed on a substrate(102). The insulating liner is deposited on the sidewall of the contact hole(104) through an atomic layer deposition within 75~150°C. The insulating liner is densified at a vacuum atmosphere having is the pressure range of 0.5 ~1.5 torr. A part of the insulating liner is removed from the floor of the contact hole(106). A barrier metal film is formed on the insulating liner(108).
摘要翻译：目的：提供形成集成电路器件的方法，以通过蒸发接触孔侧壁上的薄膜绝缘衬垫来防止相邻接触孔之间的短路。构成：在基板（102）上形成具有接触孔的绝缘层。绝缘衬垫通过在75〜150℃之间的原子层沉积而沉积在接触孔（104）的侧壁上。绝缘衬垫在压力范围为0.5〜1.5乇的真空气氛下致密化。绝缘衬垫的一部分从接触孔（106）的地板上移除。绝缘衬垫（108）上形成阻挡金属膜。

3. 发明授权

KR101373733B1 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물갭 필링 기술 有权
标题翻译：使用绝缘体沉积和绝缘体间隙填充技术形成集成电路结构的方法
公开(公告)号：KR101373733B1
公开(公告)日：2014-03-14
申请号：KR1020080014484
申请日：2008-02-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 구자흠 , 박재언 , 팡선페이 , 굿맨알로이스 , 권오성 , 위도도조니 , 양대원
IPC分类号： H01L21/31 , H01L21/203
CPC分类号： H01L21/0217 , C23C16/56 , H01L21/02211 , H01L21/02266 , H01L21/02274 , H01L21/31051 , H01L21/3185 , H01L21/76826 , H01L21/76829 , H01L21/76837 , H01L21/823425
摘要： 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물 갭 필링 기술이 제공된다. 집적 회로 장치를 형성하는 방법은 집적 회로 구조들이 형성된 집적 회로 기판 상에 전기적 절연막을 증착하는 것을 포함한다. 이러한 증착 단계에서는 적어도 하나의 마루 및 적어도 하나의 마루에 인접한 적어도 하나의 골을 포함하는 물결 모양이 표면 프로파일을 가지는 전기적 절연막이 형성된다. 이어서, 비균일하게 두껍게 하는 단계가 수행된다. 이러한 비균일하게 두껍게 하는 단계는 적어도 하나의 마루에서 적어도 하나의 골로 전기적 절연막의 일부를 재증착하는 것에 의해 전기적 절연막의 일부를 두껍게 하는 것을 포함한다. 이러한 재증착은 스퍼터 타겟으로 전기적 절연막을 사용한 스퍼터 증착 기술을 사용하여 발생된다.
절연물 갭 필링, 전기적 절연막

4. 发明公开

KR1020080082443A 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물갭 필링 기술 有权
标题翻译：使用绝缘体沉积和绝缘子填充技术形成集成电路结构的方法
公开(公告)号：KR1020080082443A
公开(公告)日：2008-09-11
申请号：KR1020080014484
申请日：2008-02-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 구자흠 , 박재언 , 팡선페이 , 굿맨알로이스 , 권오성 , 위도도조니 , 양대원
IPC分类号： H01L21/31 , H01L21/203
CPC分类号： H01L21/0217 , C23C16/56 , H01L21/02211 , H01L21/02266 , H01L21/02274 , H01L21/31051 , H01L21/3185 , H01L21/76826 , H01L21/76829 , H01L21/76837 , H01L21/823425
摘要： A method for forming an integrated circuit structure using an insulator deposition and an insulator gap filling technique are provided to improve the uniformity of a surface profile by re-depositing a part of an electrical insulating layer. An electrical insulating layer having a wave-shaped surface profile including at least one peak and at least one valley is deposited on an integrated circuit substrate(34). Parts of the electrical insulating layer from the peat to the valley are re-deposited through a sputter deposition technique using an electrical insulating layer as a sputter target, so that the parts of the electrical insulating layer are thickened(36). The deposition process includes a deposition procedure of the electrical insulating layer on the integrated circuit substrate through a plasma deposition process. The deposition process includes a deposition procedure of a silicon nitride layer using a first plasma that utilizes gas including inert gas, gas containing nitrogen, and gas containing silicon as source gas.
摘要翻译：提供一种使用绝缘体沉积和绝缘体间隙填充技术形成集成电路结构的方法，以通过重新沉积电绝缘层的一部分来改善表面轮廓的均匀性。具有包括至少一个峰和至少一个谷的波形表面轮廓的电绝缘层沉积在集成电路基板（34）上。通过使用电绝缘层作为溅射靶的溅射沉积技术将从泥炭到谷的电绝缘层的部分重新沉积，使得电绝缘层的部分变厚（36）。沉积工艺包括通过等离子体沉积工艺在集成电路基板上的电绝缘层的沉积程序。沉积工艺包括使用使用包括惰性气体，含氮气体和含硅气体作为源气体的气体的第一等离子体的氮化硅层的沉积程序。

5. 发明授权

KR101286269B1 반도체 소자의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101286269B1
公开(公告)日：2013-07-15
申请号：KR1020070118824
申请日：2007-11-20
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 김전중 , 박재언 , 바이오코,크리스토퍼빈센트 , 첸,시양동 , 네어,디립알. , 양대원
IPC分类号： H01L29/78 , H01L21/336 , H01L21/205
CPC分类号： H01L29/7843 , H01L21/31604 , H01L29/66575
摘要： 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 게이트 구조체 및 도전 영역을 포함하는 트랜지스터를 형성하되, 기판 상에 게이트 구조체를 패터닝하고, 게이트 구조체의 측면 상에 스페이서를 형성하고, 게이트 구조체의 양측에 접한 기판 내에 도전 영역을 형성하고, 트랜지스터에 제1 전력 레벨의 제1 플라즈마를 제공하여, 트랜지스터 상에 제1 스트레스층을 형성하고, 트랜지스터에 제1 전력 레벨보다 높은 제2 전력 레벨의 제2 플라즈마를 제공하여, 제1 스트레스층 상에 제2 스트레스층을 형성하는 것을 포함한다.
반도체 소자, 게이트, 스트레스층

6. 发明公开

KR1020080047953A 전계 효과 트랜지스터의 형성 방법 有权
标题翻译：形成场效应晶体的方法
公开(公告)号：KR1020080047953A
公开(公告)日：2008-05-30
申请号：KR1020070059602
申请日：2007-06-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 선민철 , 양종호 , 구자흠 , 양정환 , 고영건 , 박재언 , 바이오코,크리스토퍼빈센트 , 리크,제랄드주니어
IPC分类号： H01L21/335 , H01L29/768
CPC分类号： H01L21/823864
摘要： A method of forming a field effect transistor is provided to increase the size of a source/drain region of the transistor by using spacers with reduced lateral wall dimension, and reduce the influence of a shot channel effect by forming differently the size of the source\drain region. A gate electrode(16) having electric insulation spacers(20) is formed on a lateral wall. Impurities which are selected from a group consisting of germanium and florin to improve etching are implanted into electric insulation spacers. The electric insulation spacers are subjected to etch back to reduce lateral wall dimensions of the electric insulation spacers. By using the electric insulation spacers with the reduced lateral wall dimensions as an ion implantation mask, source/drain dopants of first conductive type are implanted into a semiconductor substrate(10).
摘要翻译：提供一种形成场效应晶体管的方法，通过使用具有减小的侧壁尺寸的间隔物来增加晶体管的源极/漏极区域的尺寸，并且通过不同地形成源极尺寸来减小射流通道效应的影响，漏区。具有电绝缘垫片（20）的栅电极（16）形成在侧壁上。选自由锗和佛瑞林组成的组以改善蚀刻的杂质被注入到电绝缘间隔物中。对电绝缘垫片进行回蚀刻以减小电绝缘垫片的侧壁尺寸。通过使用具有减小的侧壁尺寸的电绝缘垫片作为离子注入掩模，将第一导电类型的源极/漏极掺杂剂注入到半导体衬底（10）中。

7. 发明授权

KR100872875B1 전계 효과 트랜지스터에서 스트레스 질화막 구조제조에서의 ＨＤＰ/ＰＥＣＶＤ 방법 및 그에 의해 제조된전계 효과 트랜지스터 有权
标题翻译：制造用于场效应晶体管的应力氮化物结构的HDP / PECVD方法以及如此制造的场效应晶体管
公开(公告)号：KR100872875B1
公开(公告)日：2008-12-10
申请号：KR1020060099513
申请日：2006-10-12
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 김전중 , 박재언 , 구자흠 , 양대원
IPC分类号： H01L21/335 , H01L21/205
CPC分类号： H01L21/823425 , H01L21/823412 , H01L21/823468 , H01L21/823807 , H01L21/823864 , H01L29/7843
摘要： 전계 효과 트랜지스터에서 스트레스 질화막 구조 제조에서의 HDP/PECVD 방법 및 그에 의해 제조된 전계 효과 트랜지스터가 제공된다. 스트레스 질화막 구조는 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 HDP 증착하고, 상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 PECVD함으로써 형성된다. 제1 스트레스 질화막은 비컨포멀하고, 제2 스트레스 질화막은 컨포멀하다.
반도체 소자, 스트레스 질화막, HDP, PECVD

8. 发明公开

KR1020080088345A 반도체 구조 및 그의 제조 방법 有权
标题翻译：半导体结构及其制造方法
公开(公告)号：KR1020080088345A
公开(公告)日：2008-10-02
申请号：KR1020070122867
申请日：2007-11-29
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 박재언 , 김전중 , 고영건 , 양,하이닝에스. , 첸,시양동
IPC分类号： H01L29/78
CPC分类号： H01L21/0217 , H01L21/02274 , H01L21/3185 , H01L21/823807 , H01L29/7843 , H01L21/76832
摘要： A semiconductor structure and a manufacturing method thereof are provided to enhance operational characteristics of a field effect transistor by applying stress. A first semiconductor element includes a first active semiconductor region(432) and a first gate electrode(322) crossing the first active semiconductor region. A second semiconductor element includes a second active semiconductor region(434) and a second gate electrode(324) crossing the second active semiconductor region. A first liner(402) is formed to cover the first semiconductor element. A second liner(404) is formed on the second semiconductor element and includes a first region having a first thickness on a top part of the second gate electrode and a second region having a second thickness thicker than the first thickness. The first region is overlapped with a first liner in an overlap region. The second region is extended from an edge of the second gate electrode. A first via comes in contact with at least one of the first and second gate electrodes. The first via is extended in the first and second liners. A second via comes in contact with one of a source region and a drain region of the second semiconductor element.
摘要翻译：提供半导体结构及其制造方法，以通过施加应力来增强场效应晶体管的操作特性。第一半导体元件包括与第一有源半导体区域交叉的第一有源半导体区域（432）和第一栅电极（322）。第二半导体元件包括与第二有源半导体区域交叉的第二有源半导体区域（434）和第二栅电极（324）。第一衬垫（402）形成为覆盖第一半导体元件。第二衬垫（404）形成在第二半导体元件上，并且包括在第二栅电极的顶部具有第一厚度的第一区域和具有比第一厚度厚的第二厚度的第二区域。第一区域与重叠区域中的第一衬垫重叠。第二区域从第二栅电极的边缘延伸。第一通孔与第一和第二栅电极中的至少一个接触。第一个通孔在第一和第二衬垫中延伸。第二通孔与第二半导体元件的源极区域和漏极区域中的一个接触。

9. 发明授权

KR100929239B1 전계 효과 트랜지스터의 형성 방법 有权
标题翻译： 전계효과트랜스스터의형성방법
公开(公告)号：KR100929239B1
公开(公告)日：2009-12-01
申请号：KR1020070059602
申请日：2007-06-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 선민철 , 양종호 , 구자흠 , 양정환 , 고영건 , 박재언 , 바이오코,크리스토퍼빈센트 , 리크,제랄드주니어
IPC分类号： H01L21/335 , H01L29/768
CPC分类号： H01L21/823864
摘要： 전계 효과 트랜지스터의 형성 방법이 제공된다. 전계 효과 트랜지스터의 형성 방법은 기판 상에 제 1 및 제 2 게이트 전극을 형성하고 나서, 제 1 및 제 2 게이트 전극 상에 식각 향상용 불순물을 갖는 전기 절연층을 형성하는 PMOS 및 NMOS 트랜지스의 형성 방법을 포함한다. 전기 절연층은 보론이 도핑된 실리콘 나이트라이드층 또는 게르마늄 및/또는 플로린이 도핑된 전기 절연층으로 형성될 수 있다. 전기 절연층은 제 1 게이트 전극 상의 제 1 측벽 스페이서와 제 2 게이트 전극 상의 제 2 측벽 스페이서를 정의하기 위해 에치백된다. 그리고 나서, 제 1 측벽 스페이서들을 제 1 이온주입 마스크로 이용하여, P형 소스 및 드레인 영역 도펀트들이 반도체 기판으로 이온주입된다. 이 후, 제 2 게이트 전극 상의 제 2 측벽 스페이서들의 측벽 디멘젼을 줄이기 위해 제 2 측벽 스페이서들이 에치백된다. 그리고 나서, 측벽 디멘젼이 감소된 제 2 측벽 스페이서들을 제 2 이온주입 마스크로 이용하여, N형 소스 및 드레인 영역 도펀트들이 반도체 기판으로 이온주입된다.
스페이서, 측벽 디멘젼
摘要翻译：形成场效应晶体管的方法包括通过在衬底上形成第一和第二栅电极然后在第一和第二栅电极上形成其中具有蚀刻增强杂质的电绝缘层来形成PMOS和NMOS晶体管的方法。电绝缘层可以形成为硼掺杂的氮化硅层或掺杂有锗和/或氟的电绝缘层。回蚀电绝缘层以限定第一栅电极上的第一侧壁间隔物和第二栅电极上的第二侧壁间隔物。然后使用第一侧壁间隔物作为第一注入掩模，将P型源极和漏极区掺杂剂注入到半导体衬底中。然后对第二栅电极上的第二侧壁间隔物进行回蚀以减小其横向尺寸。然后使用具有减小的横向尺寸的第二侧壁间隔物作为第二注入掩模，将N型源极和漏极区掺杂物注入到半导体衬底中。

10. 发明公开

KR1020090037788A 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020090037788A
公开(公告)日：2009-04-16
申请号：KR1020080041075
申请日：2008-05-01
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 김주찬 , 박재언 , 콘티,리차드앤소니 , 룬,차오 , 위도도,조니 , 윌리,윌리엄씨. , 주오,비아오
IPC分类号： H01L21/762
CPC分类号： H01L21/3105 , H01L21/76229 , H01L21/76232
摘要： A method for fabricating a semiconductor device is provided to reduce the recess depth which is formed in forming an element isolation film by performing a curing ion injecting and a heat treatment. A high aspect ration trench(A,B) is formed by etching a semiconductor(100) which is exposed to the outside by a pad oxide film pattern and pad nitride film pattern by a certain depth. A liner film is formed by coating a thin nitride film on the whole surface of a formed structure, a trench is filled by depositing a gap fill oxide film on the formed structure. The oxide film for the gap fill is planarized by using the chemical mechanical polishing. A curing ion is injected into the oxide film for the gap fill, and the top of the oxide film for the gap fill is changed from an amorphous state into the re-crystallization state by performing the high temperature heat treatment. A core(124) is removed from the oxide for the gap fill through the curing ion injection process and high temperature heat treatment.
摘要翻译：提供一种制造半导体器件的方法，以通过进行固化离子注入和热处理来减少在形成元件隔离膜时形成的凹陷深度。通过蚀刻通过衬垫氧化膜图案和衬垫氮化物膜图案一定深度暴露于外部的半导体（100）来形成高深度比例沟槽（A，B）。通过在形成的结构的整个表面上涂覆薄的氮化物膜形成衬里膜，通过在形成的结构上沉积间隙填充氧化物膜来填充沟槽。通过使用化学机械抛光将用于间隙填充的氧化膜平坦化。将固化离子注入到用于间隙填充的氧化物膜中，并且通过进行高温热处理，用于间隙填充的氧化物膜的顶部从非晶态改变为再结晶状态。通过固化离子注入过程和高温热处理，从氧化物中除去芯部（124）用于间隙填充。

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