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1. 发明公开

KR1020080057641A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020080057641A
公开(公告)日：2008-06-25
申请号：KR1020060131203
申请日：2006-12-20
申请人： 삼성전자주식회사
发明人： 최혜인 , 허낙원
IPC分类号： G11C11/4074 , G11C11/406
摘要： A semiconductor memory device is provided to prevent operation error of the semiconductor memory device during power-up or initialization of the semiconductor memory device. A reset signal generation part(100) provides a precharge enable signal with a second voltage level performing precharge operation in response to at least one first voltage level signal by receiving a power up initialization signal and a reset signal. A precharge control signal generation part(200) provides a bank precharge control signal with a first voltage level by receiving the precharge enable signal and a refresh signal, and generates a bank precharge control signal capable of precharging a bank additionally in response to the precharge enable signal with the second voltage level. A bank precharge control part(300) provides a bank precharge signal to precharge all banks of a memory cell in response to the bank precharge control signal with the first voltage level.
摘要翻译：提供半导体存储器件以防止在半导体存储器件的上电或初始化期间半导体存储器件的操作错误。复位信号产生部分（100）通过接收上电初始化信号和复位信号，提供具有响应于至少一个第一电压电平信号执行预充电操作的第二电压电平的预充电使能信号。预充电控制信号产生部分（200）通过接收预充电使能信号和刷新信号来提供具有第一电压电平的组预充电控制信号，并且产生能够响应于预充电使能而额外预充电组的存储体预充电控制信号信号具有第二电压电平。存储体预充电控制部分（300）提供存储体预充电信号，以响应于具有第一电压电平的存储体预充电控制信号对存储单元的所有存储体进行预充电。

2. 发明公开

KR1020050070697A 신호 지연 회로 无效
标题翻译：信号延迟电路
公开(公告)号：KR1020050070697A
公开(公告)日：2005-07-07
申请号：KR1020030100542
申请日：2003-12-30
申请人： 삼성전자주식회사
发明人： 허낙원 , 최형찬
IPC分类号： H03K5/134
CPC分类号： H03K5/133 , H03K2005/00071
摘要： 본 발명은 신호 지연 회로에 관한 것으로서, 보다 상세하게는 반도체 집적 회로에서 전원 전압의 변동에 대하여 안정적인 지연 시간을 갖는 타이밍 신호를 발생하는 신호 지연 회로에 관한 것이다. 본 발명의 제 1 실시예에 따른 신호 지연 회로는 전원 전압에 연결되는 제 1 커런트 미러, 상기 제 1 커런트 미러의 일측에 연결되는 인버터, 상기 제 1 커런트 미러의 타측과 접지 전압 사이에 연결되며 제 1 제어 전압에 의해서 활성화되는 제 1 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 접지 전압 사이에 연결되며 상기 제 1 제어 전압에 의해서 활성화되는 제 2 스위칭 트랜지스터를 포함하는 제 1 차동 증폭기형 인버터; 및 상기 인버터의 출력단과 상기 접지 전압 사이에 연결되며 상기 전원 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 1 가변 캐패시터를 포함한다.

3. 发明公开

KR1020000051295A 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 有权
标题翻译：具有高速地址解码器的半导体器件及其地址解码方法
公开(公告)号：KR1020000051295A
公开(公告)日：2000-08-16
申请号：KR1019990001649
申请日：1999-01-20
申请人： 삼성전자주식회사
发明人： 허낙원 , 문병식
IPC分类号： G11C11/408
CPC分类号： G11C8/10 , G11C8/18
摘要： PURPOSE: A semiconductor device with high speed address decoder is provided to expedite the word line selection process between the point where external master signal is activated and the point where word line enable signal is enabled. CONSTITUTION: A semiconductor device with high speed address decoder is composed of decoding, responding, activating, and selecting. Low free decoder(31) pre-decodes low address(RAi) and latches pre-decoded low address during low address strobe signal's inactive state, more specifically internal master signal's(PR) inactive state. Internal signal generator(33) responds to active low address strobe signal and activates internal master signal into 'high' logic. Internal signal generator responds to activated low address strobe signal and activates enable signal(PNBLS) into 'high' logic, regardless of PR. Low main decoder(35) responds to active enable signal, decodes the free decoded low address(DRAij), and activates world line enable signal(NWEi) into 'high' logic. When NWEi is activated, corresponding word line is selected, activated, and the memory cell that corresponds to memory cell array(37) is selected.
摘要翻译：目的：提供一种具有高速地址解码器的半导体器件，用于加速外部主信号激活点与启用字线使能信号的点之间的字线选择过程。构成：具有高速地址解码器的半导体器件由解码，响应，激活和选择组成。低位解码器（31）预处理低地址（RAi），并在低地址选通信号的非活动状态（更具体地说是内部主信号（PR）无效状态）时锁存预解码的低地址。内部信号发生器（33）响应有效的低地址选通信号，并将内部主信号激活为“高”逻辑。内部信号发生器响应激活的低地址选通信号，并将启用信号（PNBLS）激活为“高”逻辑，无论PR如何。低主解码器（35）响应有效使能信号，解码自由解码低地址（DRAij），并将世界线使能信号（NWEi）激活为“高”逻辑。当NWEi被激活时，选择，激活对应的字线，并选择对应于存储单元阵列（37）的存储单元。

4. 发明公开

KR1020080013170A 연속적으로 동일한 데이터가 입력되었을 때 전력 소모를감소시킬 수 있는 입출력 센스 증폭기 无效
标题翻译： IO感应放大器，当连续输入同一数据时，可以减少功率消耗
公开(公告)号：KR1020080013170A
公开(公告)日：2008-02-13
申请号：KR1020060074314
申请日：2006-08-07
申请人： 삼성전자주식회사
发明人： 박준석 , 허낙원
IPC分类号： G11C7/06 , G11C7/10 , G11C11/4091
摘要： An IO(Input/Output) sense amplifier capable of reducing power consumption when the same data is inputted continuously is provided to reduce power consumption according to voltage variation, by fixing a node voltage to have a constant level. An input/output sense amplification part(210) receives a read signal, a control signal and small signal data outputted from a memory cell, and outputs sampling data by amplifying the small signal data in response to the read pulse and the control signal. A data output part receives the sampling data and the read pulse, and generates a data output signal according to logic combination of the sampling data and the read pulse. A control signal generation part(260) receives the data output signal and the read pulse, and generates the control signal to maintain the logic state of the sampling data equally when the logic state of the data output signal is continuously equal.
摘要翻译：提供连续输入相同数据时能够降低功耗的IO（输入/输出）读出放大器，通过将节点电压固定为恒定水平，根据电压变化来降低功耗。输入/输出检测放大部分（210）接收从存储单元输出的读取信号，控制信号和小信号数据，并通过响应读取的脉冲和控制信号放大小信号数据来输出采样数据。数据输出部分接收采样数据和读取脉冲，并根据采样数据和读取脉冲的逻辑组合产生数据输出信号。控制信号产生部分（260）接收数据输出信号和读取脉冲，并且当数据输出信号的逻辑状态连续相等时，产生控制信号以保持采样数据的逻辑状态相等。

5. 发明授权

KR100518547B1 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프 失效
标题翻译：延迟锁定环能够根据半导体存储器件的输出驱动器强度的变化来补偿内部时钟信号的延迟
公开(公告)号：KR100518547B1
公开(公告)日：2005-10-04
申请号：KR1020020085867
申请日：2002-12-28
申请人： 삼성전자주식회사
发明人： 변경수 , 허낙원
IPC分类号： G11C8/00
CPC分类号： H03L7/0812
摘要： 출력 드라이버의 구동력 변화에 따른 내부클락신호의 지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프가 제공된다. 지연동기루프는 레플리커 출력 드라이버, 위상 검출기, 제어회로, 및 가변 지연 회로를 구비한다. 레플리커 출력 드라이버는 구동력이 변하는 출력 드라이버에서 발생되는 내부클락신호의 지연량이 변함에 따라, 상기 지연량과 동일한 지연량을 갖도록 상기 내부클락신호의 지연량을 변경시킨다. 위상 검출기는 레플리커 출력 드라이버를 통해 지연되는 내부클락신호와, 외부클락신호 상호간의 위상차이를 검출한다. 제어회로는 위상 검출기의 출력신호에 응답하여 제어신호를 발생한다. 가변 지연 회로는 제어신호에 응답하여 외부클락신호를 지연시켜 외부클락신호에 동기하는 내부클락신호를 발생한다. 지연동기루프는 피드백 루프 내에 출력 드라이버의 구동력 변화에 따른 내부클락신호의 지연을 정확히 추종할 수 있는 레플리커 출력 드라이버를 포함하므로, 출력 데이터를 외부클락신호에 정확히 동기시킬 수 있다.

6. 发明公开

KR1020040067467A 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로 有权
标题翻译： DDR同步半导体器件的数据结构信号生成电路
公开(公告)号：KR1020040067467A
公开(公告)日：2004-07-30
申请号：KR1020030004578
申请日：2003-01-23
申请人： 삼성전자주식회사
发明人： 허낙원 , 유창식
IPC分类号： G11C11/40
CPC分类号： G11C7/1066 , G11C7/1051 , G11C7/22
摘要： PURPOSE: A data strobe signal generation circuit of a DDR(Double Data Rate) synchronous semiconductor device is provided to maintain constantly the size regardless of CAS latency. CONSTITUTION: A data strobe signal generation circuit of a DDR synchronous semiconductor device includes a first logic unit, a second logic unit, and a data strobe buffer. The first logic unit generates a pull-up control signal and a pull-down control signal in response to the first clock signal. The second logic unit generates the pull-up control signal and the pull-down control signal in response to the second clock signal. The data strobe buffer(550) is used for outputting a data strobe signal to the outside in response to the pull-up control signal and the pull-down control signal. The first logic unit generates the pull-up control signal and the pull-down control signal to form a preamble of the data strobe signal in response to the first pulse of the first clock signal. In addition, the first logic unit generates the pull-up control signal and the pull-down control signal to form the data strobe signal of Hi-impedance state in response to the last pulse of the first clock signal.
摘要翻译：目的：提供DDR（双倍数据速率）同步半导体器件的数据选通信号产生电路，不管CAS延迟如何，都能保持不间断的大小。构成：DDR同步半导体器件的数据选通信号产生电路包括第一逻辑单元，第二逻辑单元和数据选通缓冲器。第一逻辑单元响应于第一时钟信号产生上拉控制信号和下拉控制信号。第二逻辑单元响应于第二时钟信号产生上拉控制信号和下拉控制信号。数据选通缓冲器（550）用于响应于上拉控制信号和下拉控制信号向外部输出数据选通信号。第一逻辑单元响应于第一时钟信号的第一脉冲产生上拉控制信号和下拉控制信号以形成数据选通信号的前导码。此外，第一逻辑单元响应于第一时钟信号的最后脉冲，产生上拉控制信号和下拉控制信号，以形成高阻抗状态的数据选通信号。

7. 发明公开

KR1020040043700A 이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법 有权
标题翻译：双通道数据速率同步半导体器件的数据输出电路及其方法
公开(公告)号：KR1020040043700A
公开(公告)日：2004-05-24
申请号：KR1020030000338
申请日：2003-01-03
申请人： 삼성전자주식회사
发明人： 허낙원 , 유창식
IPC分类号： G11C11/40
CPC分类号： G11C7/1066 , G11C7/1039 , G11C7/1051 , G11C2207/107
摘要： PURPOSE: A data output circuit of a DDR(Double Data Rate) synchronous semiconductor device and its method are provided to improve frequency characteristics and to perform data output control easily, by reducing the number of output control signals to output data in the DDR synchronous semiconductor device. CONSTITUTION: According to the data output circuit(300) of a DDR synchronous semiconductor device, a number of even-numbered data latches(310) receive even-numbered data. A number of odd-numbered latches(380) receive odd-numbered data. And a multiplexing unit(350) outputs the even-numbered data in response to an even-numbered output clock and outputs the odd-numbered data in response to an odd-numbered output clock by receiving the even-numbered data and the odd-numbered data. The even-numbered data and the odd-numbered data are inputted to the multiplexing unit in response to an equal output control signal.
摘要翻译：目的：提供DDR（双倍数据速率）同步半导体器件的数据输出电路及其方法，通过将输出控制信号的数量减少到DDR同步半导体中的输出数据来提高频率特性和轻松执行数据输出控制设备。构成：根据DDR同步半导体器件的数据输出电路（300），多个偶数数据锁存器（310）接收偶数数据。多个奇数锁存器（380）接收奇数数据。并且复用单元（350）响应于偶数输出时钟输出偶数数据，并通过接收奇数编号的数据和奇数编号的数字输出奇数编号的数据数据。偶数数据和奇数数据响应于相等的输出控制信号被输入到多路复用单元。

8. 发明授权

KR100284744B1 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 有权
标题翻译：半导体存储器件包括高速地址解码器及其地址解码方法
公开(公告)号：KR100284744B1
公开(公告)日：2001-03-15
申请号：KR1019990001649
申请日：1999-01-20
申请人： 삼성전자주식회사
发明人： 허낙원 , 문병식
IPC分类号： G11C11/408
CPC分类号： G11C8/10 , G11C8/18
摘要： 외부마스터신호가활성화된시점부터워드라인인에이블신호가활성화되는시점까지의시간이짧은, 즉워드라인이선택되는동작이빠른반도체메모리장치및 이의어드레스디코딩방법이개시된다. 상기어드레스디코딩방법에따라동작하는상기반도체메모리장치에서는프리디코더가, 외부마스터신호의비활성화상태동안에정확하게는내부마스터신호의비활성화동안에, 로우어드레스를미리프리디코딩하여프리디코드된로우어드레스를출력한다. 내부신호발생기는, 상기외부마스터신호의활성화에응답하여, 상기내부마스터신호를활성화시키고상기내부마스터신호와무관하게인에이블신호를활성화시킨다. 메인디코더는, 상기인에이블신호의활성화에응답하여, 상기프리디코드된로우어드레스를디코딩하여복수개의메모리셀들중대응되는메모리셀에대한워드라인인에이블신호를활성화시킨다.

9. 发明授权

KR100278663B1 반도체 집적회로의 바이어스 회로 失效
标题翻译：半导体集成电路的偏置电路
公开(公告)号：KR100278663B1
公开(公告)日：2001-02-01
申请号：KR1019980056204
申请日：1998-12-18
申请人： 삼성전자주식회사
发明人： 허낙원 , 김종선
IPC分类号： H01L27/10
摘要： 동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 일정한 바이어스 전류를 공급할 수 있으며 반도체 집적회로가 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이할 때 바이어스 전류를 빠르게 일정한 레벨에 도달시킬 수 있는 바이어스 회로가 개시된다. 상기 바이어스 회로는, 제1바이어스 회로, 제2바이어스 회로, 전류 합산회로, 제1풀다운 수단, 제2풀다운 수단, 및 자동 펄스 발생기를 구비한다. 상기 제1바이어스 회로는 온도상승에 따라 전류를 증가시킨다. 상기 제2바이어스 회로는 온도상승에 따라 전류를 감소시킨다. 상기 전류 합산회로는 상기 제1바이어스 회로의 출력단의 신호에 응답하여 상기 제1바이어스 회로의 전류를 반사시키고 상기 제2바이어스 회로의 출력단의 신호에 응답하여 상기 제2바이어스 회로의 전류를 반사시키며 반사된 전류들을 합하여 제1바이어스 전류를 출력한다. 상기 제1풀다운 수단은 시동펄스에 응답하여 상기 제1바이어스 회로의 출력단의 전압레벨을 낮춘다. 상기 제2풀다운 수단은 상기 시동펄스에 응답하여 상기 제2바이어스 회로의 출력단의 전압레벨을 낮춘다. 상기 자동 펄스 발생기는 상기 반도체 집적회로의 파우워 다운 신호에 응답하여 상기 시동펄스를 자동으로 발생한다.

10. 发明公开

KR1020060084254A 반도체 메모리 소자의 전압 발생 장치 无效
公开(公告)号：KR1020060084254A
公开(公告)日：2006-07-24
申请号：KR1020050005045
申请日：2005-01-19
申请人： 삼성전자주식회사
发明人： 이지현 , 허낙원
IPC分类号： G11C5/14
摘要： 반도체 메모리 소자의 전압 발생 장치가 제공된다. 반도체 메모리 소자의 전압 발생 장치는 기준 전압과 어레이용 내부 전원 전압을 비교하여, 비교 결과에 따라 구동 신호를 제공하는 어레이용 전원 전압 제어부, 제1 제어 신호에 의해 턴온되어 어레이용 전원 전압 제어부를 구동하는 소정의 전류량을 공급하고, 독출/기입 동작 단계에서 제2 제어 신호에 의해 소정의 전류량을 증가시키는 전류 공급부, 구동 신호를 수신하여 어레이용 내부 전원 전압을 제공하는 어레이용 전원 전압 공급부를 포함한다.
어레이용 전원 전압 공급부, 센싱 속도, 전류 공급부

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