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1. 发明公开

KR1020040068720A 반도체 집적 회로의 시그너쳐 정보 판독을 위한 개선된구조를 가지는 반도체 메모리 장치 无效
标题翻译：具有改进的结构读取半导体集成电路签名信息的半导体存储器件
公开(公告)号：KR1020040068720A
公开(公告)日：2004-08-02
申请号：KR1020030005235
申请日：2003-01-27
申请人： 삼성전자주식회사
发明人： 최혜인 , 경계현
IPC分类号： G11C7/00
摘要： PURPOSE: A semiconductor memory device with an improved structure for reading a signature information of a semiconductor integrated circuit is provided to accurately read the signature information of the semiconductor integrated circuit without providing a complex additional circuit. CONSTITUTION: A semiconductor memory device with an improved structure for reading a signature information of a semiconductor integrated circuit includes a plurality of signature fuse circuits(60) and a plurality of data output circuits(70). The plurality of signature fuse circuits(60) stores the signature data and outputs the inner signals corresponding to the signature data in response to the predetermined control signal. The plurality of data output circuits(70) outputs the plurality of read data to the plurality of DQ buffers in response to the predetermined column address signal. And, the plurality of data output circuits(70) receives the inner signals in response to the first control signal among the control signals and outputs the signature data to the plurality of DQ buffers by logically operating the received data.
摘要翻译：目的：提供一种用于读取半导体集成电路的签名信息的改进结构的半导体存储器件，以精确地读取半导体集成电路的签名信息而不提供复杂的附加电路。构成：具有用于读取半导体集成电路的签名信息的改进结构的半导体存储器件包括多个签名熔丝电路（60）和多个数据输出电路（70）。多个签名熔丝电路（60）存储签名数据并响应于预定的控制信号输出与签名数据相对应的内部信号。多个数据输出电路（70）响应于预定的列地址信号将多个读取数据输出到多个DQ缓冲器。并且，多个数据输出电路（70）响应于控制信号中的第一控制信号接收内部信号，并且通过对接收的数据进行逻辑运算将签名数据输出到多个DQ缓冲器。

2. 发明公开

KR1020030080369A 칼럼 싸이클 신호의 상승 에지에서 독출 데이터액세스까지의 지연 신호를 직접 측정 가능하게 하는램버스 디램 장치 无效
标题翻译： RAMBUS DRAM设备使得能够直接从列的周期信号边缘测量延迟信号以读取数据访问
公开(公告)号：KR1020030080369A
公开(公告)日：2003-10-17
申请号：KR1020020018957
申请日：2002-04-08
申请人： 삼성전자주식회사
发明人： 김윤철 , 최혜인
IPC分类号： G11C11/407
CPC分类号： G11C29/50012 , G11C11/4091 , G11C11/4096 , G11C29/14
摘要： PURPOSE: A Rambus DRAM device is provided which enables to measure a delay signal directly from a rising edge of a column cycle signal to read data access. CONSTITUTION: According to a Rambus DRAM device including a memory cell array(120) to store data information, a sense amplification circuit(140) reads data from the above memory cell array. A data output circuit(180) latches read data being output from the sense amplification circuit in response to data latch signals. And a test control logic(160) generates the data latch signals in response to a test write signal and a test enable signal. The enable time of the data latch signals is synchronized to an enable time of the test write signal, and an enable time of the test write signal is variable.
摘要翻译：目的：提供一种Rambus DRAM器件，其能够直接从列周期信号的上升沿测量延迟信号以读取数据访问。构成：根据包括用于存储数据信息的存储单元阵列（120）的Rambus DRAM器件，读出放大电路（140）从上述存储单元阵列读取数据。数据输出电路（180）响应于数据锁存信号锁存从读出放大电路输出的读数据。并且测试控制逻辑（160）响应于测试写信号和测试使能信号产生数据锁存信号。数据锁存信号的使能时间与测试写信号的使能时间同步，测试写入信号的使能时间是可变的。

3. 发明公开

KR1020050064897A 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 无效
标题翻译：可调整输入缓冲器的增益的半导体存储器件和输入缓冲器的增益控制方法
公开(公告)号：KR1020050064897A
公开(公告)日：2005-06-29
申请号：KR1020030096509
申请日：2003-12-24
申请人： 삼성전자주식회사
发明人： 허낙원 , 최혜인
IPC分类号： G11C7/10
摘要： 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 입출력 패드, 종단회로, 및 입력버퍼를 구비한다. 종단회로는 입출력 패드에 전기적으로 접속되고 제 1 제어신호에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호에 응답하여 제 2 종단저항을 선택한다. 제 1 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이며, 제 2 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이다. 입력버퍼는 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 입력신호와 기준전압의 차이를 증폭한다. 따라서, 반도체 메모리 장치는 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있고, 종단회로의 동작에 의한 입력 신호의 왜곡을 보상할 수 있다.

4. 发明公开

KR1020010086686A 패킷 방식 반도체 메모리장치의 전류제어 회로 失效
标题翻译：分组型半导体存储器件的电流控制电路
公开(公告)号：KR1020010086686A
公开(公告)日：2001-09-15
申请号：KR1020000010382
申请日：2000-03-02
申请人： 삼성전자주식회사
发明人： 송기환 , 강미선 , 경계현 , 김태현 , 최혜인
IPC分类号： G11C8/12
CPC分类号： G11C5/147
摘要： PURPOSE: A current control circuit of a packet type semiconductor memory device is provided, which can prevent the generation of an offset in a divided voltage, and where resistances of resistors in a voltage divider can be trimmed accurately. CONSTITUTION: The current control circuit comprises the first transmission gate(T31), the second transmission gate(T32), a voltage divider(V31), a comparator(C31) and a current control counter(D31). The first transmission gate transmits a voltage(VOH) of the first pad in response to a current control enable signal(CCTG), and the second transmission gate transmits a voltage(VOL) of the second pad in response to the current control enable signal. The voltage divider outputs a divided voltage(Vcmp) by dividing a voltage between an output of the first transmission gate and an output of the second transmission gate. The comparator compares a reference voltage(Vref) inputted through the first input terminal with the divided voltage inputted through the second input terminal. The current control counter generates control bits(ICTR0-ICTR5) to control a current driving capability of an output driver in response to an output of the comparator.
摘要翻译：目的：提供分组型半导体存储器件的电流控制电路，其可以防止产生分压的偏移，并且可以精确地修整分压器中的电阻器的电阻。构成：电流控制电路包括第一传输门（T31），第二传输门（T32），分压器（V31），比较器（C31）和电流控制计数器（D31）。第一传输门响应于电流控制使能信号（CCTG）传送第一焊盘的电压（VOH），并且第二传输门响应于电流控制使能信号传输第二焊盘的电压（VOL）。分压器通过将第一传输门的输出和第二传输门的输出之间的电压除以来输出分压（Vcmp）。比较器将通过第一输入端子输入的参考电压（Vref）与通过第二输入端子输入的分压进行比较。电流控制计数器产生控制位（ICTR0-ICTR5），以响应于比较器的输出来控制输出驱动器的电流驱动能力。

5. 发明公开

KR1020010045564A 메모리를 구비하는 반도체장치의 메모리 테스트방법 失效
标题翻译：用于测试存储器的半导体器件的存储器的方法
公开(公告)号：KR1020010045564A
公开(公告)日：2001-06-05
申请号：KR1019990048895
申请日：1999-11-05
申请人： 삼성전자주식회사
发明人： 최혜인 , 송인호
IPC分类号： G11C29/00
摘要： PURPOSE: A method for testing a memory of a semiconductor device having a memory is provided to extend a testing mode. CONSTITUTION: In the first step, a test enabling signal controlling a memory testing mode of a semiconductor device, and a test address signal selecting memory cells of the memory are selected, are inputted to a semiconductor device. In the second step, the testing mode of the semiconductor device is established at a falling edge and a rising edge of the test enabling signal. When the testing mode is established, the test address signal are all inputted at the falling edge and the rising edge of the test enabling signal, thereby selecting the memory cells. The testing mode is first established at the falling edge of the test enabling signal and second at the rising edge of the test enabling signal.
摘要翻译：目的：提供一种用于测试具有存储器的半导体器件的存储器的方法，以扩展测试模式。构成：在第一步骤中，选择了控制半导体器件的存储器测试模式的测试使能信号和选择存储器的存储单元的测试地址信号被输入到半导体器件。在第二步骤中，在测试使能信号的下降沿和上升沿建立半导体器件的测试模式。当测试模式建立时，测试地址信号全部在测试使能信号的下降沿和上升沿输入，从而选择存储单元。测试模式首先在测试使能信号的下降沿建立，第二个在测试使能信号的上升沿建立。

6. 发明公开

KR1020080057641A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020080057641A
公开(公告)日：2008-06-25
申请号：KR1020060131203
申请日：2006-12-20
申请人： 삼성전자주식회사
发明人： 최혜인 , 허낙원
IPC分类号： G11C11/4074 , G11C11/406
摘要： A semiconductor memory device is provided to prevent operation error of the semiconductor memory device during power-up or initialization of the semiconductor memory device. A reset signal generation part(100) provides a precharge enable signal with a second voltage level performing precharge operation in response to at least one first voltage level signal by receiving a power up initialization signal and a reset signal. A precharge control signal generation part(200) provides a bank precharge control signal with a first voltage level by receiving the precharge enable signal and a refresh signal, and generates a bank precharge control signal capable of precharging a bank additionally in response to the precharge enable signal with the second voltage level. A bank precharge control part(300) provides a bank precharge signal to precharge all banks of a memory cell in response to the bank precharge control signal with the first voltage level.
摘要翻译：提供半导体存储器件以防止在半导体存储器件的上电或初始化期间半导体存储器件的操作错误。复位信号产生部分（100）通过接收上电初始化信号和复位信号，提供具有响应于至少一个第一电压电平信号执行预充电操作的第二电压电平的预充电使能信号。预充电控制信号产生部分（200）通过接收预充电使能信号和刷新信号来提供具有第一电压电平的组预充电控制信号，并且产生能够响应于预充电使能而额外预充电组的存储体预充电控制信号信号具有第二电压电平。存储体预充电控制部分（300）提供存储体预充电信号，以响应于具有第一电压电平的存储体预充电控制信号对存储单元的所有存储体进行预充电。

7. 发明授权

KR100618799B1 패킷 방식 반도체 메모리장치의 전류제어 회로 失效
标题翻译：分组式半导体存储器件的电流控制电路
公开(公告)号：KR100618799B1
公开(公告)日：2006-08-31
申请号：KR1020000010382
申请日：2000-03-02
申请人： 삼성전자주식회사
发明人： 송기환 , 강미선 , 경계현 , 김태현 , 최혜인
IPC分类号： G11C8/12
摘要： 패킷방식 반도체 메모리장치의 출력 드라이버의 전류 구동능력을 조절하기 위한 전류제어 회로가 개시된다. 상기 전류제어 회로는, 전류제어 인에이블 신호에 응답하여 제1패드의 전압을 전송하는 제1전송수단, 상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압을 전송하는 제2전송수단, 상기 제1전송수단의 출력과 상기 제2전송수단의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전압 분배기, 제1입력단을 통해 입력되는 기준전압과 제2입력단을 통해 입력되는 상기 분배전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하고, 특히 상기 전압 분배기는 상기 제1전송수단의 출력의 전하와 상기 제2전송수단의 출력의 전하를 분배(Sharing)하여 상기 분배전압을 발생하는 전하분배형으로 이루어진 것을 특징으로 한다. 따라서 상기 전류제어 회로에서는, 상기 전압 분배기가 전하 분배(Charge sharing)를 이용하는 구조를 가지므로 상기 제1전송수단의 유효저항과 상기 제2전송수단의 유효저항 사이에 차이가 발생하더라도 상기 분배전압에 오프셋(Offset)이 전혀 발생되지 않는다.

8. 发明公开

KR1020050046461A 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 失效
标题翻译：半导体存储器件及其测试图形数据生成方法
公开(公告)号：KR1020050046461A
公开(公告)日：2005-05-18
申请号：KR1020030080726
申请日：2003-11-14
申请人： 삼성전자주식회사
发明人： 채무성 , 최혜인
IPC分类号： G11C29/00
CPC分类号： G11C29/36 , G11C2029/3602
摘要： 본 발명은 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법을 공개한다. 이 장치는 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터, 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 라이트 명령에 응답하여 외부로부터 인가되는 어드레스를 입력하여 출력하는 어드레스 입력회로, 및 라이트 명령 및 병렬 비트 테스트 신호에 응답하여 라이트 명령과 함께 입력되는 어드레스의 소정 비트의 어드레스 및 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로로 구성되어 있다. 따라서, 테스트 패턴 데이터를 발생하기 위한 MRS 코드를 줄여서 다양한 형태의 테스트 패턴 데이터를 발생하는 것이 가능하게 됨으로써 기존의 병렬 비트 테스트를 위하여 사용되던 MRS 코드를 다른 용도로 사용할 수가 있게 된다.

9. 发明公开

KR1020050073902A 동작마진 테스트가 가능한 반도체 메모리 모듈 및 테스트방법과 반도체 메모리 장치 无效
标题翻译：半导体存储器模块及其操作标准测试方法和半导体存储器
公开(公告)号：KR1020050073902A
公开(公告)日：2005-07-18
申请号：KR1020040002020
申请日：2004-01-12
申请人： 삼성전자주식회사
发明人： 이희춘 , 최혜인
IPC分类号： G11C29/00
摘要： 본 발명은 반도체 메모리 모듈 및 그 테스트 방법과 반도체 메모리 장치를 개시한다. 본 발명의 반도체 메모리 모듈은 복수의 외부 입출력단자들을 가지는 회로기판과, 회로기판 상에 설치된 인터페이스회로, 복수의 반도체 메모리 칩들, 및 불휘발성 메모리 칩을 포함한다. 인터페이스회로는 복수의 외부 입력단자들과 내부 회로 사이의 신호전송을 인터페이스 한다. 복수의 반도체 메모리 칩들은 인터페이스 회로와 연결되고, 모드세팅 정보를 가진 외부 어드레스 신호를 입력하여 입력된 모드세팅정보를 디코딩하여 모드세팅 제어신호를 발생하고, 정상모드에서는 모드세팅 제어신호를 정상동작회로부에 제공하고, 테스트 모드에서는 모드세팅 제어신호를 테스트동작회로부에 제공한다. 불휘발성 메모리 칩은 시스템 초기 부팅시에 상기 인터페이스 회로를 통하여 외부로 상기 반도체 메모리 칩들의 초기값을 제공하기 위하여 상기 초기값을 저장한다. 따라서, 본 발명에서는 메모리 모듈 내부의 칩들을 모드세팅에 의해 다양한 테스트를 수행할 수 있어서, 테스트 과정에서 테스트 효율을 향상시킬 수 있다.

10. 发明公开

KR1020030058389A 반도체 메모리 장치의 Ｖｐｐ 레벨 제어 회로 및 이를이용한 셀 테스트 방법 无效
标题翻译：半导体存储器件的VPP电平控制电路及使用其测试电池的方法
公开(公告)号：KR1020030058389A
公开(公告)日：2003-07-07
申请号：KR1020010088817
申请日：2001-12-31
申请人： 삼성전자주식회사
发明人： 문병식 , 최혜인
IPC分类号： G11C29/00
摘要： PURPOSE: A Vpp level control circuit of a semiconductor memory device and a method for testing a cell by using the same are provided to test the memory cell failure due to the Vpp level down in the DRAM by controlling the Vpp level. CONSTITUTION: A Vpp level control circuit of a semiconductor memory device includes a capacitor(C1) and at least one current sources(MT1-MTn). In the Vpp level control circuit of the semiconductor memory device, the capacitor(C1) formed between the Vpp voltage line and the ground voltage stores the charges for the Vpp voltage. The plurality of current sources(MT1-MTn) are formed between the Vpp voltage line and the ground voltage and falls down the Vpp voltage level by flowing a predetermined current in response to each of the predetermined control bits(M0-Mn-1). The control bits(M0-Mn-1) are activated at a predetermined test mode.
摘要翻译：目的：提供半导体存储器件的Vpp电平控制电路和使用该半导体存储器件的单元的测试方法，以通过控制Vpp电平来测试由DRAM中的Vpp电平降低引起的存储单元故障。构成：半导体存储器件的Vpp电平控制电路包括电容器（C1）和至少一个电流源（MT1-MTn）。在半导体存储器件的Vpp电平控制电路中，形成在Vpp电压线和接地电压之间的电容器（C1）存储用于Vpp电压的电荷。在Vpp电压线和接地电压之间形成多个电流源（MT1-MTn），并响应于每个预定控制位（M0-Mn-1）流动预定电流而降低Vpp电压电平。控制位（M0-Mn-1）在预定的测试模式下被激活。

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