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1. 发明公开

KR1020170039789A 반도체 메모리 소자 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020170039789A
公开(公告)日：2017-04-12
申请号：KR1020150138408
申请日：2015-10-01
申请人： 삼성전자주식회사
发明人： 손용훈 , 김경현 , 김병주 , 남필욱 , 박광철 , 손연실 , 이진이 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , G11C16/0466 , H01L27/11565 , H01L27/11582
摘要： 본발명의반도체메모리소자는기판상에차례로적층된절연패턴들및 게이트패턴들, 상기기판과연결되며, 상기절연패턴들및 상기게이트패턴들을관통하는수직채널, 상기게이트패턴들과상기수직채널사이에배치된전하저장구조체, 상기기판에대해수직방향으로연장하며, 상기게이트패턴들을수평적으로분리하는콘택구조체를포함하되, 상기게이트패턴들각각은, 상기절연패턴들사이에배치되고, 상기콘택구조체쪽으로리세스된오목부를갖는제 1 베리어패턴, 및상기제 1 베리어패턴의상기오목부내에배치된금속패턴을포함할수 있다.
摘要翻译：本发明的半导体存储器件包括顺序地堆叠在衬底上的绝缘图案和栅极图案，连接到衬底并且穿过绝缘图案和栅极图案的垂直沟道，以及接触结构，沿垂直于衬底的方向延伸并水平分隔栅极图案，其中每个栅极图案设置在绝缘图案之间，第一阻挡图案具有朝结构侧凹陷的凹部和设置在第一阻挡图案的凹部中的金属图案。

2. 发明公开

KR1020170029795A 비휘발성 메모리 장치 및 그의 제조 방법 审中-实审
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020170029795A
公开(公告)日：2017-03-16
申请号：KR1020150126836
申请日：2015-09-08
申请人： 삼성전자주식회사
发明人： 손용훈 , 김종원 , 강창석 , 박영우 , 이재덕 , 김경현 , 김병주 , 남필욱 , 박광철 , 손연실 , 이진이 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L27/1157 , H01L27/11565 , H01L27/11582 , H01L29/66833
摘要： 비휘발성메모리장치및 그의제조방법이제공된다. 비휘발성메모리장치는, 기판상에, 상기기판에대해수직으로연장되는도전성라인, 상기기판상에, 상기기판에대해수직으로연장되고, 상기도전성라인과이격되는제1 채널층, 상기제1 채널층과상기도전성라인사이에, 상기기판에대해수직으로연장되는제2 채널층, 상기도전성라인과상기제2 채널층사이에, 제1 두께를갖는제1 부분과, 상기제1 두께와다른제2 두께를갖는제2 부분을포함하는제1 게이트전극및 상기제1 채널층과상기제2 채널층사이에, 상기제2 두께를갖는제2 게이트전극을포함한다.
摘要翻译：提供了一种非易失性存储器件及其制造方法。非易失性存储器件包括衬底，垂直于衬底延伸的导线，垂直于衬底延伸并与导线间隔开的第一沟道层，第二沟道层，在所述导线和所述导线之间延伸，所述第二沟道层垂直于所述衬底延伸;第一部分，在所述导线和所述第二沟道层之间具有第一厚度; 在第一沟道层和第二沟道层之间具有第二厚度的第二栅电极以及具有第二厚度的第二栅电极。

3. 发明公开

KR1020170026924A 반도체 메모리 소자 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020170026924A
公开(公告)日：2017-03-09
申请号：KR1020150122907
申请日：2015-08-31
申请人： 삼성전자주식회사
发明人： 손용훈 , 이진이 , 김경현 , 김병주 , 남필욱 , 박광철 , 손연실 , 임종흔 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L27/1157 , H01L29/408 , H01L29/4234 , H01L29/66833 , H01L29/7926
摘要： 본발명의실시예에따른반도체메모리소자는기판의상부면에수직방향으로적층된게이트전극들및 상기게이트전극들사이에배치된절연패턴들을포함하는적층구조체, 상기적층구조체를관통하며상기기판과연결되는수직채널들, 상기수직채널들각각을둘러싸는터널링절연막, 상기터널링절연막과상기게이트전극들사이및 상기수직방향으로인접하는상기절연패턴들사이에배치된전하저장패턴들, 상기전하저장패턴들과상기게이트전극들사이및 상기수직방향으로인접하는상기절연패턴들사이에배치된블로킹절연패턴들, 및상기적층구조체를가로지르며, 상기수직채널들과연결되는비트라인을포함하되, 상기블로킹절연패턴들은상기게이트전극들의수직두께보다큰 수직두께를가질수 있다.
摘要翻译：公开了一种半导体存储器件。该装置可以包括堆叠，其包括沿垂直方向堆叠在基板上的栅电极和插入在栅电极之间的绝缘图案，穿过堆叠并连接到基板的垂直沟道，围绕每个垂直沟道的隧道绝缘层，电荷存储设置在隧道绝缘层和栅电极之间并在垂直方向上彼此间隔开的图案，阻止在电荷存储图案和栅电极之间设置并且在垂直方向上彼此间隔开的绝缘图案，以及位线穿过堆叠并连接到垂直通道。阻挡绝缘图案可以具有大于栅极电极的垂直厚度。

4. 发明公开

KR1020160143982A 메모리 장치 및 그 제조 방법 审中-实审
标题翻译：存储器件及其制造方法
公开(公告)号：KR1020160143982A
公开(公告)日：2016-12-15
申请号：KR1020150080004
申请日：2015-06-05
申请人： 삼성전자주식회사
发明人： 남필욱 , 손용훈 , 김경현 , 김병주 , 박광철 , 손연실 , 이진이 , 임종흔 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L27/1157 , H01L21/02667 , H01L21/02675 , H01L27/11573 , H01L27/11582
摘要： 본발명의실시형태에따른메모리장치는, 제1 기판, 상기제1 기판상에배치되는복수의제1 반도체소자, 및상기복수의제1 반도체소자를덮는제1 층간절연층을갖는제1 메모리영역, 및상기제1 층간절연층상에마련되는제2 기판, 및상기제2 기판상에배치되는복수의제2 반도체소자를갖는제2 메모리영역을포함하며, 상기제2 기판은상기제1 층간절연층에마련되는복수의홈 패턴(groove pattern) 내에배치되는제1 영역및 상기제1 영역으로부터연장되는결정립을포함하며상기제1 층간절연층의상면위에배치되는제2 영역을포함하는것을특징으로한다
摘要翻译：一种存储器件，包括第一存储区域，包括第一衬底，第一衬底上的多个第一半导体器件和覆盖多个第一半导体器件的第一层间绝缘层; 以及第二存储区域，包括在所述第一层间绝缘层上的第二衬底和所述第二衬底上的多个第二半导体器件，所述第二衬底包括在所述第一层间绝缘层中的多个沟槽中的第一区域和包括晶粒从第一区域延伸，第二区域位于第一层间绝缘层的上表面上。

5. 发明公开

KR1020170012758A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170012758A
公开(公告)日：2017-02-03
申请号：KR1020150104487
申请日：2015-07-23
申请人： 삼성전자주식회사
发明人： 남필욱 , 손용훈 , 김경현 , 김병주 , 박광철 , 손연실 , 이진이 , 임종흔 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L29/78672 , H01L27/0688 , H01L27/11519 , H01L27/11526 , H01L27/11556 , H01L27/11565 , H01L27/11573 , H01L27/11582 , H01L27/1207 , H01L29/78642
摘要： 반도체장치가제공된다. 상기반도체장치는기판상에제공된다결정반도체막, 상기다결정반도체막상에배치되며제1 방향으로연장된분리트렌치에의해상기제1 방향과교차하는제2 방향으로서로이격된제1 및제2 적층구조체들, 및상기제1 및제2 적층구조체들의각각을수직으로관통하는수직채널구조체를포함할수 있다. 상기다결정반도체막은상기제2 방향으로서로접하는제1 결정립영역및 제2 결정립영역을포함할수 있다. 상기제1 및제2 결정립영역들내의결정립들은상기제2 방향으로장축을가질수 있다.
摘要翻译：半导体器件包括在衬底上的多晶半导体层，多晶半导体层上的第一和第二堆叠，第一和第二堆叠沿第一方向延伸，第一和第二堆叠之间的分离沟槽，并沿第一方向延伸，分离沟槽，沿与第一方向交叉的第二方向分离第一和第二堆叠;以及垂直通道结构，其垂直穿过第一和第二堆叠中的每一个，其中多晶半导体层包括第一晶粒区域和与第第一和第二晶粒区域沿着第二方向彼此相邻，并且其中第一和第二晶粒区域中的每一个包括多个晶粒，每个晶粒具有平行于第二方向的纵向轴线。

6. 发明公开

KR1020170035629A 수직형 메모리 장치 및 이의 제조 방법 审中-实审
标题翻译：垂直型存储器件及其制造方法
公开(公告)号：KR1020170035629A
公开(公告)日：2017-03-31
申请号：KR1020150134754
申请日：2015-09-23
申请人： 삼성전자주식회사
发明人： 손용훈 , 여차동 , 최한메 , 김경현 , 남필욱 , 박광철 , 손연실 , 이진이 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L23/5226 , H01L21/76816 , H01L21/76877 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 수직형메모리장치는기판, 기판의상면에대해수직방향으로연장하는복수의채널들, 채널들을감싸며수직방향으로서로이격되어적층되는복수의비금속게이트패턴들, 비금속게이트패턴들각각을둘러싸며상기수직방향으로서로이격되어적층되는복수의금속게이트패턴들을포함한다. 비금속게이트패턴및 금속게이트패턴의조합에의해수직형메모리장치의기계적, 전기적안정성이향상될수 있다.
摘要翻译：垂直存储器件包括：衬底;在与衬底的上表面垂直的方向上延伸的多个沟道;围绕沟道且在垂直方向上彼此堆叠的多个非金属栅极图案; 并且多个金属栅极图案在栅电极的方向上彼此堆叠并间隔开。非金属栅极图案和金属栅极图案的组合可以改善垂直存储器件的机械和电气稳定性。

7. 发明公开

KR1020170014036A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170014036A
公开(公告)日：2017-02-08
申请号：KR1020150106401
申请日：2015-07-28
申请人： 삼성전자주식회사
发明人： 박광철 , 윤장근 , 정원봉
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L27/11565 , H01L27/1157
摘要： 본발명의실시예에따른반도체장치는, 기판상에배치되며, 교대로적층되는게이트전극들및 층간절연층들을포함하는적층구조물, 적층구조물을관통하여기판에수직하게연장되며채널영역들이배치되는채널홀들, 및기판상에서적층구조물의하부에위치하며, 채널영역들이채널홀들로부터수평하게연장된영역을포함하는수평부를포함한다. 수평부는각각의채널홀들을둘러싸며, 적어도일부의채널홀들사이에서서로연결된다.
摘要翻译：提供半导体器件，其包括层叠结构，其具有交替层叠在基板上的栅电极和层间绝缘层; 通孔穿过层叠结构垂直于衬底延伸并且在其中包括沟道区域; 以及层叠结构的下部的水平部分，并且包括沟道区域从通道孔水平伸长的区域。水平部分围绕相应的通道孔，并且在通道孔的至少部分之间彼此连接。

8. 发明授权

KR101813513B1 반도체 소자 및 반도체 소자의 제조 방법 有权
标题翻译：半导体器件和制造半导体器件的方法
公开(公告)号：KR101813513B1
公开(公告)日：2018-01-02
申请号：KR1020110126460
申请日：2011-11-30
申请人： 삼성전자주식회사
发明人： 안성수 , 권오익 , 김범수 , 김현성 , 신경섭 , 윤민경 , 정승필 , 정원봉
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7883 , H01L21/7682 , H01L27/11521 , H01L29/42324 , H01L29/42364 , H01L29/66825 , H01L29/7881
摘要： 반도체소자의제조방법에있어서, 기판상에터널절연막을형성한다. 터널절연막상에복수의게이트패턴들을형성한다. 게이트패턴의측벽및 상기터널절연막상에캐핑막패턴을형성한다. 게이트패턴및 캐핑막패턴에의해커버되지않는터널절연막부분을식각하여터널절연막패턴을형성한다. 기판상에게이트패턴, 캐핑막패턴및 터널절연막패턴을커버하며인접하는캐핑막패턴들사이에서에어갭(air gap)을포함하는절연막을형성한다. 인접하는캐핑막패턴들사이의터널절연막부분을식각함으로써, 에어갭이형성될수 있는공간을늘릴수 있다.
摘要翻译：在制造半导体器件的方法中，隧道绝缘膜形成在衬底上。由此在隧道绝缘膜上形成多个栅极图案。盖图案形成在栅极图案的侧壁上和隧道绝缘膜上。蚀刻未被栅极图案和盖膜图案覆盖的隧道绝缘膜部分以形成隧道绝缘膜图案。形成覆盖基板上的栅极图案，覆盖膜图案和隧道绝缘膜图案并且包括相邻覆盖膜图案之间的空气间隙的绝缘膜。通过蚀刻相邻覆盖膜图案之间的隧道绝缘膜的部分，可以增加可以形成气隙的空间。

9. 发明公开

KR1020160135935A 수직형 메모리 장치 审中-实审
标题翻译：垂直存储器件
公开(公告)号：KR1020160135935A
公开(公告)日：2016-11-29
申请号：KR1020150069447
申请日：2015-05-19
申请人： 삼성전자주식회사
发明人： 손용훈 , 김경현 , 김병주 , 남필욱 , 박광철 , 손연실 , 이진이 , 임종흔 , 정원봉 , 카나모리쿄지
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L23/528
摘要： 수직형메모리장치는기판, 기판상에서수직방향으로연장하며저부에수평방향으로분기되는돌출부를포함하는채널, 돌출부및 기판을연결시키는반도체패턴, 및채널의돌출부및 반도체패턴의상부에배치되어채널을감싸며수직방향으로서로이격되어적층되는게이트라인들을포함한다. 돌출부및 반도체패턴에의해채널및 기판사이의연결이구현될수 있다.
摘要翻译：垂直存储器件包括衬底，衬底上的通道，相对于衬底的顶表面在垂直方向上延伸，并且在通道的下部包括突起，所述突起在平行方向上相对于到基板的顶面，连接突起和基板的半导体图案，以及在垂直方向上彼此堆叠和间隔开的栅极线，突起和半导体图案上的栅极线并围绕通道。

10. 发明公开

KR1020130060419A 반도체 소자 및 반도체 소자의 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020130060419A
公开(公告)日：2013-06-10
申请号：KR1020110126460
申请日：2011-11-30
申请人： 삼성전자주식회사
发明人： 안성수 , 권오익 , 김범수 , 김현성 , 신경섭 , 윤민경 , 정승필 , 정원봉
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7883 , H01L21/7682 , H01L27/11521 , H01L29/42324 , H01L29/42364 , H01L29/66825 , H01L29/7881 , H01L21/02362
摘要： PURPOSE: A semiconductor device and a method for manufacturing the semiconductor device are provided to prevent the parasitic capacitance between floating gates by forming a deep air gap extended to the floating gates of gate patterns. CONSTITUTION: A tunnel insulating layer is formed on a substrate(100). Gate patterns(160) are formed on the tunnel insulating layer. A capping layer pattern(170a) is formed on the sidewall of the gate pattern and a tunnel insulating layer. A tunnel insulating pattern(110a) is formed in the active area of the substrate. An insulating layer(180) covering the gate pattern and the capping layer pattern is formed on the tunnel insulating pattern. An air gap(185) is formed in the insulating layer between the adjacent capping layer patterns. [Reference numerals] (AA) Second direction; (BB) First direction
摘要翻译：目的：提供一种用于制造半导体器件的半导体器件和方法，以通过形成延伸到栅极图案的浮动栅极的深空气间隙来防止浮置栅极之间的寄生电容。构成：在基板（100）上形成隧道绝缘层。在隧道绝缘层上形成栅极图案（160）。在栅极图案的侧壁和隧道绝缘层上形成覆盖层图案（170a）。隧道绝缘图案（110a）形成在衬底的有源区域中。在隧道绝缘图案上形成覆盖栅极图案和覆盖层图案的绝缘层（180）。在相邻的覆盖层图案之间的绝缘层中形成气隙（185）。（附图标记）（AA）第二方向; （BB）第一方向

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