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热词
    • 8. 发明公开
    • 플래쉬 메모리의 오류를 방지하기 위한 오류 제어 시스템
    • 用于防止闪存存储器错误的错误控制系统
    • KR1020040075557A
    • 2004-08-30
    • KR1020030011102
    • 2003-02-21
    • 삼성전자주식회사
    • 윤찬호
    • G06F11/10
    • PURPOSE: A flash memory error control system is provided to prevent an error at a flash memory without modifying a system structure or irrespective of an encoding scheme when data is stored at or is read from an initialized flash memory. CONSTITUTION: The system comprises an initial value generator(206), a check parity generator(202), and a syndrome generator(204). The initial value generator(206) outputs the first bit signal or the second bit signal according to a control signal when data for being stored at the flash memory is input. The check parity generator(202) generates a check parity for detecting an error by using the first bit signal and the data for being stored at the flash memory. The syndrome generator(204) generates the syndrome for detecting the error of the input data by using the second bit signal and the data output from the flash memory.
    • 目的:提供闪存错误控制系统,以防止闪存中的错误,而不修改系统结构,或者当数据存储在初始化闪存中或从初始化闪存读取时,与编码方案无关。 构成:系统包括初始值发生器(206),校验奇偶校验发生器(202)和校正子发生器(204)。 当输入存储在闪速存储器中的数据时,初始值产生器(206)根据控制信号输出第一位信号或第二位信号。 校验奇偶校验发生器(202)通过使用第一位信号和用于存储在闪存中的数据产生用于检测错误的校验奇偶校验。 校正子发生器(204)通过使用第二位信号和从闪速存储器输出的数据产生用于检测输入数据的误差的校正子。
    • 9. 发明公开
    • 집적회로의 테스트 회로
    • 集成电路测试电路
    • KR1020000026480A
    • 2000-05-15
    • KR1019980044015
    • 1998-10-20
    • 삼성전자주식회사
    • 윤찬호
    • G01R31/28
    • PURPOSE: A test circuit for IC is provide a port which can be applied test vector without any additional port or internal memory. CONSTITUTION: A test circuit for an integrated circuit(10) consists of CPU core(12), port(14), and port control register(16). A CPU core(12) generates a fetch control signal(fetch) for controlling a port(14) to generate or accept a rest vector. The port(14) sets up as an input mode by replying the activated fetch control signal(control) from port control register(16) and controls an output mode with testing an output function when the fetch control signal(fetch) is not activated.
    • 目的:IC测试电路提供一个端口,可以应用测试矢量,无需任何附加端口或内部存储器。 构成:集成电路(10)的测试电路由CPU核心(12),端口(14)和端口控制寄存器(16)组成。 CPU核心(12)产生用于控制端口(14)产生或接受休止向量的获取控制信号(提取)。 端口(14)通过响应来自端口控制寄存器(16)的激活的取指控制信号(控制)而设置为输入模式,并且当获取控制信号(fetch)未被激活时,通过测试输出功能来控制输出模式。
    • 10. 发明授权
    • 교환시스템에서 동일착신국번호에 대한 호 제어방법
    • 在开关系统中接收到相同站号的呼叫控制方法
    • KR100223373B1
    • 1999-10-15
    • KR1019960082661
    • 1996-12-31
    • 삼성전자주식회사
    • 윤찬호
    • H04Q3/14
    • 가. 청구범위에 기재된 발명이 속한 기술분야 : 동일한 착신 국번호에 대한 호시도시 발생지의 목적에 따라 서로 다른 정보를 이용하여 각기 다른 착신점으로 착신시키고, 호 발생지 정보에 따라 과금방식 및 과금요율과 호 해제방식등의 여러 가지 구분된 제어 정보로 처리하는 기술이다.
      나. 발명이 해결하고자 하는 기술적 과제 : 동일한 착신 국번호로 다수의 사업자 망이 구성되고 가입자에게 선택 사용이 허용될 때, 기존의 착신 국번호 이외에 별도의 사업자식별자의 구성이 필요하고 발신 가입자에게도 기존의 착신 가입자 번호 외에 원하는 식별자의 입력을 요구하는 불편한 문제와 사업자수의 증가 또는 시스템 운용 요구에 따라서 모든 식별자에 대한 정보를 별도로 구성해야 하기 때문에 시스템 지원의 사용 증대가 예상되며, 가입자에게도 기존과 다른 착신 번호 요구에 따른 불편함을 해결한다.
      다. 발명의 해결방법의 요지 :
      라. 발명의 중요한 용도 : 교환시스템에 적용한다.